1990年、NHKが「電子立国日本」と持て囃した半導体業界に、30年ぶりにスポットライトが当たっています。舞台の真ん中に立っているのは超先端製造技術ですが、ここでは技術論から一歩離れて、半導体ビジネスを定性的に分析することを目指して、過去30年を俯瞰したコストに関して議論を展開します。
Generative AI が後押しする半導体の超微細化技術や、巨額な開発投資資金にばかり注目が浴びますが、微細化に必要とされるコストに関して冷静に分析することで、半導体関係者以外の方でも、半導体ビジネスを理解する助けとなるような内容にしていますので、ご笑読・ご批判を頂ければ幸いです。
なお、本内容は、過去の業務経験を元にした、個人的意見・見解の表明であり、いかなる組織を代表したものではありません。
微細化とは？
半導体をなぜ微細化するのでしょうか？まず微細化とは、より小さく加工する技術のことです。つまり、同じ面積でより多くの機能を実現することができるということになります。時々、半導体ビジネスを不動産業に例えることがありますが、同じ敷地に平屋を立てるのと、二階建てを立てるのでは、家賃収入が２倍に増えることのアナロジーからですね。つまり微細化技術とは、より高いビルを建てる建築技術と理解しても間違いではありません。
ムーアの法則とは
ムーアの法則(Moore's law)とは、後に米インテル社の創業者のひとりとなるゴードン・ムーアが1965年に、集積回路あたりの部品数が毎年2倍になると予測し、この成長率は少なくともあと10年は続くと予測しました。1975年には、次の10年を見据えて、2年ごとに2倍になるという予測に修正しています。彼のこの2年ごとに2倍になるとの予測は1975年以降も維持され、それ以来「ムーアの法則」として知られるようになりました。
半導体の微細化技術が建築技術と異なるのは、その開発スピードと技術限界がムーアの法則に則って際限なく発達してきたことにあります。建築に例えると２年毎にビルの階数が２倍に高くなるということを過去 65年にわたり続けてきたということです。
結果、1959年に２個のトランジスターを一片のシリコン基板に集積化したデバイスが商品化されたのをキッカケとして、２年毎に２倍の集積化を実現にしてきたお陰で、2024年には、800億個のトランジスターを一片のシリコンに集積することが可能になっています。
なぜ微細化するのか？
時々、半導体ビジネスを印刷業に例えることもありますが、それは微細化によって可能となる価値が、印刷業のビジネスに似ているからです。つまり、微細化により１ページに印刷できる文章の量が２倍に増えることで、ほぼ同じコストで２倍の情報を１ページに詰め込むことができるようになります。人間の目では微細化された文字を読み出すことはできませんが、半導体は電気で読み書きしますので、究極的には電子のサイズまで微細化しても読み書きはできます。事実、超先端のメモリー素子では、数えられる数の電子の塊で情報を記憶しています。
微細化と３D技術
半導体の微細化は、印刷業の原版に当たるフォトマスクを細かく加工する技術と、フォトマスクをシリコン上のレジストに露光して現像・加工することで発展して来ましたが、微細化を進めるには、露光する光の波長を微細化と共に短くする必要が生じます。現在、超先端技術に使われている光の波長には 13.5nm の極端紫外線(Extream Ultraviolet:EUV)が使われています。
ちなみに、KrF(248nm)や ArF(193nm) といったレーザー光源を使った露光機で世界の先頭を走っていた日本の装置メーカーは、EUV光源を使った露光機を量産できずに、オランダの ASML社の独走を許していますが、13.5nm より短い波長の光源には未だに技術的な目処がついていない為に、今後は建築技術の例えと同じく、３D技術により単位面積当たりのトランジスター数を増やす方向でロードマップが議論されています。IMEC roadmap
従来、半導体の微細化は最小加工寸法幅で世代を代表していました。つまり、トランジスター数が２倍になる微細化（最小加工寸法幅 $\times 1/\sqrt{2}$）を世代としていました。最近の超先端半導体技術での世代は、最小加工寸法幅を代表しているのでは無く２倍のトランジスター数が集積可能となる新技術を導入したことを示しています。世代を表す言葉として XXnm を使わずに A10 とか A7 (AはAngstrom:$10^{-10}m$）を使うようになっていますが、iPhone14 と iPhone15 の違いと同じで数字自体に意味は無くなっています。
微細化にかかるコスト
ここまで、半導体の微細化とその価値に関して簡単に説明して来ましたが、ここからは微細化にかかるコストに関して議論を展開していきます。微細化により２倍の価値が生まれることを説明しましたが、微細化を実現する為にかかるコストが２倍になったのでは、ビジネス的にはメリットがありません。つまり、微細化にかかるコストは２倍以下である必要があります。そこでまず、半導体ビジネスにかかるコスト構造を分解してみます。
このように、半導体デバイスの原価は、1)設計開発コスト、2)マスク費用、3)製造費の３つに大きく分けられます。この内(1)と(2)は、生涯生産数が増えれば償却できますので、製造費用が主なコストになることが分かります。
ここ以降、それぞれのコスト成分の傾向を定性的に分析してみます。
Wafer 価格
以下は、公開情報と聞き取りできる範囲で知り得た TSMC の Wafer価格のトレンドを横軸を 0.35um から 28nm まで、縦軸を Wafer 1枚あたりの価格(USD)でプロットしたものになります。
正確性には若干欠けますが、このグラフから Wafer価格( ≒製造費用)のトレンドを俯瞰することが可能です。グラフの傾きから、$W_{price} = \sigma・x^{-0.75}$ が推定できます（情報協力：Unisantis社 各務正一さま）。
つまり、1)設計開発コスト、2)マスク費用が無視できるだけの Wafer数を量産するのであれば、微細化によるメリット(2倍)を、少ないコスト増(1.3倍)で実現できます。
(1/\sqrt{2.0})^{-0.75} = 1.3
半導体ビジネスが、大量に量産することを前提として、微細化技術を発展させてきたことがわかります。また微細化のメリットがあるにしても、微細化を進める毎に製造費は、指数関数的に高くなることにも注目する必要があります。
ちなみに、価格トレンドが変わらないとすれば、2nm世代のWafer価格は2万ドル以上(ちなみに2万５千ドルとのNewsがあります。)になります。代表的なチップサイズ 10x10mm の 300mm Wafer での取れ数が Yield込で 500 Dies とすれば、チップ原価は50ドルぐらいになるはずです。
Mask 費用
次にマスク費用に関して議論を進めます。一般論として微細化が進む毎にマスクの加工精度も上がる為に単価が上がります。また微細化に伴いトランジスターの種類が増え、配線層の数も増えます。更に超先端半導体では、ダブルパターニング（２重露光技術）も必要になりますので、集積回路デバイスを作る為に必要なフルマスク費用は際限なく増加していくことになります。
以下は、聞き取りできる範囲で知り得た情報とインターネット上に公開されている TSMC のフルマスク価格を微細化世代毎にプロットしたものです。
正確性には若干欠けますが、このグラフから Mask価格( ≒製造NRE費用)のトレンドを俯瞰できます。グラフの傾きから、$W_{price} = \rho・x^{-1.55}$ が推定できます。
つまり、Wafer価格に比べて Mask価格は、微細化に必要なコスト増加率が高いということになります。
(1/\sqrt{2.0})^{-1.55} = 1.7
微細化により Waferコストが 30%増加するのに対して、Maskコストは 70%増加することになります。しかしながら、前記したように大量生産を前提とするのであれば、Maskコストは生涯生産数で償却されるので無視できます。課題は、Maskコストの価格の上昇が Waferコストよりも激しいこと、つまり償却する為に必要な Wafer生産数が、微細化に伴いより上昇する傾向を持っていることを理解すべきです。
設計開発コスト
設計開発コストは、プロジェクト毎に発生するコストですので、マスクコストと同様に生涯生産数が増えれば償却できます。
設計開発コストもマスクや Waferコストと同様に微細化に伴い増加しているのでしょうか？スタートアップがゼロからチップを設計した場合の設計コストを調査した、IBIS 2018、IBIS 2023 によれば、微細化に伴い設計コストが指数関数的に増加していることが示されています。
そこで、この設計コストをマスクコストと同じグラフにプロットしてみます。
勿論プロジェクト毎に設計コストは大きく異なりますが、グラフの傾きから微細化が進む事に設計コストが 50%増加していくことも分かりますし、概むねマスクコストより設計コストが10倍以上大きいことも分かります。
(1/\sqrt{2.0})^{-1.16} = 1.5
注意すべきは、微細化が進む毎にマスクコストが設計コストを急激に追いかけていることです。このままだと、マスクコストの方が設計コストより高くなっていくことが推定されます。
超先端半導体(<2nm)世代では、設計コストが 1BUSD(1500億円)を超える額に膨れ上がりますので、通常のスタートアップ企業が調達できる開発投資資金を遥かに超えています。もはやキャッシュリッチな超優良企業以外は、超先端半導体技術を使ってデバイス開発するビジネスモデルが資金面から相当不可能なことがわかります。
半導体原価
もう一度半導体の原価式に戻りましょう。
全体を俯瞰する為に、横軸を生涯生産Wafer数、縦軸をコストとして代表的な微細化世代のWaferコストをプロットして見ます。
図からは、10〜100万枚ほど生産しないと、初期コスト(設計コスト＋マスクコスト)を償却できないことがわかります。したがって初期コストが律速する生産量では、理想的な生産コストに加えて初期コストを加味した価格で販売することで、利益を確保する必要があります。つまり、同じような機能であれば、生涯生産量が小さい半導体は、生涯生産量が多い半導体に比べて、どうしても価格が高くなる。それでも売れるもの以外はビジネスにならないとも言えます。
半導体ビジネスが、基本大量生産によってメリットがでてくることが、このグラフから理解できます。
Wafer Gross
半導体チップは、最終的に 1枚の Waferからチップを切り出しますが、円形の Waferから四角のチップを切り出す為に、チップサイズが大きくなるほどに、Wafer周囲に利用できない領域が生じます。一枚の Waferから切り出せるチップ数を Gross と呼びますが、Gross 計算ツールがインターネット上で公開されています。
チップサイズが小さいほど、Wafer周囲の利用できない領域が少なくなるために、Gross数は、Wafer面積をチップ面積で割った数に近づきます。逆にチップサイズが大きいほど、Wafer周囲の利用できない領域が増える為に、Wafer面積をチップ面積で割った数よりも少なくなります。また、最大チップサイズは、露光機の仕様とマスクサイズ(200x200mm)で制限されますが、通常 26x33mm が最大のチップサイズ(Reticle Limitと呼びます）とされています。
代表的なチップサイズの300mm Wafer での Gross 計算結果を以下に示します。
前項で、半導体ビジネスでメリットが出てくる生涯生産 Wafer数が 10〜100万枚であることを示しましたが、チップサイズが仮に 7x7mmだとすると Gross 数は >1,000 ですので、メリットが出てくる生涯生産チップ数は 1〜10億チップになります。
Yield
半導体ビジネスを理解する上で、もう一つ重要なパラメーターが Yield(歩留まり)です。微細加工された Wafer上に欠陥(異物や傷)があるチップは不良品となります。したがって、製造工程で欠陥の原因となる 「ゴミを如何に減らすか？」 が、工場の品質管理上で最重要となりますので、クリーンルームや純度の高いガスや水、薬品等の特別仕様の材料が必須となります。それでも完全に欠陥を０にはできません。欠陥密度（面積当たりの欠陥の個数）を目標値以下に抑えることが、工場の製造ライン管理の目安になります。
欠陥密度を D としてチップ面積を A とした時の Yield は、以下の（ポアソン分布関数）式に従います。
チップサイズと Yield の関係をプロットして見ましょう。
チップサイズが大きくなるほど Yield が急激に下ることが分かります。
Wafer価格を、USD 3,400として欠陥密度を、$D=0.001/mm^2$ とした時の Yield と良品数とチップ価格を代表的なチップサイズで計算した結果を以下に示します。
一般的なPCや携帯電話に使われている半導体チップサイズが、大きなものでも 10x10mm 程度になっていることは、製造ラインの欠陥密度を経済合理的な範囲で制御した値で、適切な Yield を担保できるチップサイズに収めることが、安定した原価を確保する上で重要だという証左と言えます。
Yield を加味した Net Gross とチップサイズの関係をプロットしてみます。
この図より、チップサイズが十分小さければ、Net Gross はチップサイズと反比例しますが、大きくなってくると Yield の影響を受けて徐々に Net Gross が下がってきます。チップの機能を上げる為にチップサイズを大きくしていくと、Yield が低下するので、微細化を一世代進めてチップサイズを小さくした方が、メリットが多くなります。
Intel Tick-Tock 戦略
インテルのチップサイズを追った資料でも、この傾向は見て取れます。
当時のインテルは、Tick-Tock 戦略と言って、アーキテクチャと微細化世代の変更を交互に進めていました。一世代古いプロセスにてアーキテクチャを変更して、同じアーキテクチャで微細化の世代を進めるという戦略です。「一世代古いプロセスにて機能を追加をするのでチップサイズは大きくなりコスト的には不利になりますが、Yield的には冒険せずに新しいアーキテクチャを市場に投入する。次世代のプロセスが安定した時に、新しいアーキテクチャのチップサイズを縮小することで、コストを圧縮して大きな利益を得る」 というビジネスモデルでした（なお、この戦略は見直されています）。
Nvidia の戦略
Nvidiaは、GPUのAI応用にて覇権を取り続ける為に、逆張りの戦略を取っています。
トレンドをみれば明白ですが、チップサイズは常に Reticle 限界であり、「その世代で搭載可能な最大Tr数を集積する」 という戦略です。当然 Yield が悪くなるので、チップコストが高くなりますが、市場で一人勝ちしているので 「言い値で売れる」 のを良いことに性能で逃げ足を加速する戦略を取っています。実際 H100 の市場価格は USD 40K と言われており、5nm の予想 Wafer 価格 USD 12K よりも十分に高いので、Wafer あたり１個とれれば十分にビジネスが成り立っています。
一般に GPU は並列性の高い回路構成が取れるので、冗長な回路を設けて切り替えることで、ある程度の欠陥を許容する事が可能です。冗長回路を工夫すると Yield は更に高まります。
半導体ビジネスとは？
以上、半導体の微細化に必要な、コスト・トレンドに関して議論をしてきました。ムーアーの法則は65年を経ても破綻することなく、微細化技術は進化を続けていますが、微細化に必要なコストも同様に上昇しています。超先端製造技術を使用した半導体ビジネスが成り立つためには、大量生産が必要で且つ価格プレッシャーに強い半導体チップが必要な市場を開拓できるか？ が鍵になります。
また、自動車や産業機器・製造装置、安全保障関連等の生産量は大規模では無いが、製造ライフが長い製品に実装される、少量生産を想定したロングテール半導体ビジネスでのチップ価格は、設計コストとマスクコストが支配的になることに注目する必要があります。設計コストも、マスクコストも、製造コストに比べて、微細化にかかるコスト増の割合が大きいので、微細化を追わずに、つまりレガシープロセスを選択することがビジネス的には有利となります。
少量生産を想定したロングテール半導体ビジネスでは、「限られたトランジスターの集積数で、何を実装・実現するのか？」 が課題となります。この命題を解いてビジネスチャンスにつなげる総合力こそが、日本の産業界に求められていると考えています。
次回予告
ロングテール半導体開発の初期費用を圧縮するための、オープンソースEDAツールや、オープンソースIPの活用、マスク共有(MPW、MLM等)での試作、デジタル露光装置、NIL等の新たなパターニング技術の話。Reticle限界を超えた巨大チップの実現に向けた、複数チップを一つのパッケージに実装するチップレット(Chiplet)技術とその技術的な課題等、将来の半導体ビジネスを俯瞰できる内容を検討中です。