要約：Recommendations and Roadmap for Open-Source EDA in Europe (2024)

Translated by OpenAI-o1 and Google Translator, 2024/Dec/31
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1 はじめに　

オープンソースは、その起源をソフトウェア分野に持つ、分散型かつ許容性の高い開発モデルであり、革新的な電子チップを設計する際のハードルを下げます。この分野においてヨーロッパは大きな課題を抱えているため、ヨーロッパ内でオープンソースのチップ設計ツール開発に資金を投じることは、ヨーロッパのこの分野における主権目標に大きく貢献し得ると考えられます。

本書では、チップ設計のためのオープンソースツールがもたらす機会と、それらのツールに対する資金提供が欧州委員会の目標にどう寄与するかについて述べます。そして、重要な焦点領域のギャップを埋めるための資金提供に関する提言を示します。

1.1 根拠

マイクロエレクトロニクスは不可欠な技術であり、多くの分野がそれに依存しています。欧州委員会によれば、

「チップは主要産業バリューチェーンにとって戦略的資産です。デジタル変革に伴い、自動運転車、クラウド、モノのインターネット（IoT）、コネクティビティ、宇宙、防衛、スーパーコンピューターなど、チップ産業にとって新たな市場が生まれています。」

ヨーロッパは「より小型かつ高速なチップに向けた欧州の研究および技術的リーダーシップの強化」や、「先端チップの設計、製造、パッケージングにおけるイノベーション創出能力の構築・強化」、さらに2030年までに世界の半導体市場において20％のシェア獲得を目指すなど、技術的リーダーシップを強化しようとしています。

研究プロジェクトから大規模な製造への移行は、すでに “Chips for Europe Initiative” によって注目を集めていますが、それに加えて、ヨーロッパが直面する課題はチップ設計の創出にあります。とりわけ、スタートアップ企業や中小企業（SME）がチップ設計や製造に携わることに焦点を当てる必要があります。

オープンソースソフトウェアはすでに欧州委員会によって強く支援されており、その詳細は “Open-Source Software Strategy 2020-2023 – Think Open” に示されています。

「欧州委員会は、オープンソースの変革的・革新的・協働的な力を活用して、ソフトウェアソリューション、知識、専門知識の共有と再利用を促進し、社会を豊かにするより良い欧州のサービスを提供するとともに、社会へのコスト削減に注力しています。」

チップ設計において不可欠な要素の一つは、いわゆる「電子設計自動化（EDA）」ソフトウェアへのアクセスです。しかし、こうしたソフトウェアへのアクセスは従来、制限が多く、コストも高額であるため、スタートアップや中小企業（SME）が参入する際の大きな障壁になっています。さらに、ヨーロッパでは人材不足が深刻であり、より多くのデザイナーや開発者を呼び込むためには、オープンなエコシステムへの投資が必要となっています。

欧州チップ法（European Chips Act）のスタッフ・ワーキング・ドキュメントでは、オープンソースのEDAソフトウェアの必要性を次のようにまとめています。^4

「オープンソースツールは、新規参入企業や多数の開発者、とりわけソフトウェアのバックグラウンドを持ち、ハードウェア・ソフトウェア共同設計にイノベーションをもたらせる可能性のある開発者をこの分野に呼び込む上で、不可欠な存在です。」

オープンソースのチップ設計、特にオープンソースのEDAツールへの投資は、欧州チップ法の目標達成、およびそれを超えた効果をもたらす可能性を大いに秘めています。特筆すべきは、こうした投資が加盟国間で公平な競争の場を作り出し、欧州全域の学界や産業界に対し、チップ設計への探求を促すという点です。

オープンソース・ハードウェア & ソフトウェア・ワーキンググループ」も、その提言やロードマップの中で、欧州エコシステムにとってこれがいかに重要であるかを強調しています。^5

「それゆえ、高品質なオープンソースEDAが必要とされています…」

1.2 チップ設計におけるオープンソース

前述のとおり、オープンソースは協働やイノベーションを促進し、参入障壁を下げるという利点があります。オープンソースは広範なソフトウェアエコシステムにおいて確固たる地位を築いていますが、シリコン設計の分野においてもその強みが広く認識されており、オープンソースのシリコン設計が勢いを増しています。

チップ設計の分野では、IPブロックと呼ばれるチップ構成要素があり、オープンソースの設計IPとして存在しています。このコミュニティ自体は長く存在していましたが、オープンスタンダードであるRISC-Vが生み出した革新的なプロセッサ設計の機会によって、2015年頃から大きく活性化しました。以来、多くのオープンソースのプロセッサ設計が公開され、研究や商用製品に採用されてきました。また、業界や公共部門のさらなる投資を呼び込むためのオープンソースチップ設計に対する認知は、世界的に大幅に拡大しています。

産業界では、オープンソースのプロセッサ設計に特化した大規模な業界団体として、OpenHW Group[^6]、lowRISC[^7]、CHIPS Alliance[^8] などがあります。これらの組織は、オープンソースの大きな可能性を強調しています。すなわち、プロセッサ設計における学術研究の成果が、産業レベルの品質要件に合うように適用されているのです。学界から産業界へのパイプラインとして有名な例は、チューリッヒ工科大学（ETH Zurich）とボローニャ大学（University of Bologna）のPulpチームによって開発されたオープンソースの設計IPです[^9]。

オープンソースの設計IP開発をさらに促進するため、より幅広い普及の基盤を築くべく資金が投入されています。たとえば、DARPAのPOSHプログラムでは、重要なSystem-on-Chip（SoC）設計コンポーネントへの資金援助が行われています[^10]。ヨーロッパにおいても、オープンソースの設計IPの創出および産業界への持続可能な移転を目的とした、さまざまな資金提供プロジェクトが存在しています。その多くはChips Joint Undertaking[^11] や EuroHPC Joint Undertaking[^12] によって支援されています。

プロセス・デザイン・キット（PDK）は、製造企業（「ファブ」）が提供する設計文書やライブラリの集合を指します。これらは従来、厳重に保護された知的財産でしたが、2020年以降、商用利用に耐えうるオープンソースPDKを求める動きが高まっています。たとえば、Googleが資金提供したプロジェクトをきっかけに、SkyWater Technology向けのオープンソースで製造可能なPDKが2020年に公開されました[^13]。この技術は、高度に洗練された最新コンピュータチップに使われるようなノードではなく、成熟した130 nmノードのみを対象としていましたが、それでもオープンソースPDKの実用性を示す優れた事例となっています。チップ設計をこれから始める人々や、アナログや混載信号（アナログ・デジタル混在）設計に取り組む人々にとっても、依然として重要な技術です。

GlobalFoundriesは、2022年に独自の180 nmプロセス向けオープンソースPDK[^14]を公開しました。ヨーロッパの視点から見ると、ドイツに拠点を置くLeibniz IHPがオープンソースの130 nm PDKを公開したことは、主権をもった完全オープンのチップ設計に向けた大きなマイルストーンとなりました[^15]。このLeibniz IHPのPDKは、ヨーロッパ産業にとってアナログ設計や高周波（RF）設計分野の重要性に対応するものです。その他の企業も、シリコン設計を民主化するために自社PDKをオープンソース化する方法を模索しています。たとえば、イギリスに拠点を置き、物理的に柔軟性のあるチップを製造するファウンドリであるPragmatic[^16]などが挙げられます。

PDKのオープンソース化に加えて、オープンソースのチップ設計を有用にするもう一つの要因は、アクセスしやすい製造能力の存在です。マルチプロジェクトウェーハ（MPW）ランは、複数の独立したチップ設計者が製造コストを分担することでチップ製造を低価格に抑えられる手法であり、チップ設計のハードルを下げる効果があります。Googleは、オープンソースのチップ設計プロジェクトを対象に、MPW製造を無償提供するプログラムをこれまでに複数回実施しています[^17]。同じMPW製造サービスは、EfablessのChipIgniteプログラム[^18]を通じて、独自（プロプライエタリ）設計にも従来の単一プロジェクトウェーハ製造より低コストで提供されています。ドイツ連邦教育研究省（BMBF）も、IHP-Open130-G2 PDK[^19]を使用して開発された設計に対するオープンソースのMPW製造を支援するなど、同様のアプローチをとっています。

最後に、オープンソースのEDAツールは、全般的なオープンソースチップ設計の拡大や、人気のあるオープンソースEDAソフトウェアの成功事例が可視化されたことにより、ますます普及が進んでいます。たとえば、OpenROADはDARPAのPOSHプログラム[^20]で成功を収めた成果物であり、Magic[^21]やYosys[^22]などの他のオープンソースプロジェクトを基盤として開発されました。OpenROADの目標は、設計開始から製造可能なレイアウトを得るまで24時間以内に行うことです。OpenLaneプロジェクトでは、OpenROADをオープンソースのPDK用に統合したフローを提供し、これらツールを利用するためのハードルを大幅に引き下げました。検証向けツールのVerilator[^23]をはじめとするその他のツールも産業界全体で広く採用され、開発を重ねるうちに大きく進化しています。EDAツールの仕組みがオープンにされることで、より多くの人がバグ修正や機能追加に参加できるため、EDAソフトウェアを支える人材プールが拡大しているのです。

学界や教育の分野では、これらのツールは比較的導入が容易かつ迅速なこと[^24]から急速に利用が広がっており、産業界との明確な関連性をもつ実践的な演習を学生が体験できるようになっています。

オープンソースのツールはクラウド環境への展開にも適しているため、教育やワークショップをより迅速に行うことができ、ツールのインストールを必要としません。この手法は、中等教育の現場にも適しており、ソフトウェアのインストールや設定にかかる手間や時間を抑えつつ、若い世代に半導体設計のプロセスを体験させることができます。

これらの利点は商業利用においても有効です。具体的には、インストールや統合の容易さ、すでに設計フローや検証フローの一部でオープンソースツールによる開発者生産性の向上が実証されている点、さらにクラウドのスケーリング能力を活用してAIによる高速な設計空間探索を行う可能性などが挙げられます。これらの要素が組み合わさり、プロプライエタリなツールと並行してオープンソースツールにも商業投資が行われる理由となっています。

オープンソースのシリコン設計には3つの領域が存在しますが、相互に重なる部分もあります。

• オープンソースの設計 IP（たとえばRISC-Vのプロセッサコア）は、プロプライエタリなEDAツールで設計され、商用チップとして製造されるプロプライエタリ製品にも活用することができます。たとえば、OpenTitanではすべてオープンソースの設計 IP を使用して商用チップを開発していますが、EDAツールはオープンソースとプロプライエタリの両方を使い、PDKはクローズドなものを用いています^25。
• オープンソースのEDAツールを使って、プロプライエタリな設計 IP を検証・実装し、標準的なプロプライエタリチップに仕上げることができます。たとえば、多くの大手チップ設計企業が、Verilator^26 などのオープンソースツールを活用しています。
• プロプライエタリな設計 IP を、オープンソースのPDK^27 を用いて検証・実装・製造することも可能です。
• これら三つを組み合わせることも可能であり、最大限のオーバーラップとなるケースとしては、オープンソースのチップ設計をオープンソースのEDAツールで検証・実装し、オープンソースのPDKを使って製造する、という形になります。

1.3 ヨーロッパにおけるオープンソースEDAへの資金提供

ヨーロッパ連合（EU）は、かねてよりオープンソースの力を受け入れてきました。オープンソースのハードウェアやソフトウェアの一般的な利点は、「オープンソース・ハードウェア＆ソフトウェア・ワーキンググループ」がまとめた包括的な報告書^28に要約されています。オープンソースの設計IPに焦点を当てている同ワーキンググループは、ロードマップの成功のためにオープンソースのEDAツールが不可欠であるとしています。

「高品質のオープンソースEDAツールを整備し、産業レベルのオープンソースIPコアをサポートする必要があります。」

また、同ワーキンググループは以下のように明確な勧告を示しています（強調は引用者による）：

「現在のプロプライエタリなEDAツールは、コストが十分に低く、かつ開発された設計IPの自由なオープンソース利用を制限しないライセンス形態であれば、オープンソースの設計IP開発を軌道に乗せる上で有用です。しかし、持続的かつ長期的な投資によってオープンソースのツールを整備していく必要があります。それによってこそ、持続可能なエコシステムを構築できるのです。」

欧州チップ法（European Chips Act）に付随するスタッフ・ワーキングドキュメントも、この必要性を明確に示しています。

「オープンソースツールは、新たに参入する企業やソフトウェアのバックグラウンドを持つ開発者が、この分野に進出する際に不可欠な存在です。そうした開発者こそが、ハードウェア・ソフトウェア協調設計にイノベーションをもたらす可能性を秘めています。」

欧州委員会はチップ法において技術的に野心的な目標を掲げていますが、これは「すべてか無か」という話ではないことを強調しておく必要があります。典型的なEDAフローの一部におけるオープンソース版が必要であり、時間をかけて順次拡張することで、最終的にはEDAフローのあらゆる要素をカバーすることを目指すのです。本書で示す提言のひとつの目標は、まさにこの点にあります。

ヨーロッパ連合（EU）は、オープンソースのEDAツールに投資することで、自国の半導体産業を強化する大きなチャンスを迎えています。現在、市場では商用のEDAツールが主流を占めていますが、オープンソースの選択肢は、欧州企業、研究機関、教育機関に対して、重要な課題を解決し新たな可能性を切り拓くさまざまなメリットを提供します。オープンソースEDAへの投資は、EUの技術的主権を高め、イノベーションを促進し、高いスキルを備えた人材を育成するための戦略的な一手と言えます。また、欧州には本分野でのイノベーションの豊かな歴史があり、Coriolis、Edalize、FuseSoC、GHDL、Klayout、Litex、NextPNR、Renode、Yosysなどの著名なオープンソースEDAプロジェクトは、主に欧州の開発者たちによって創始・開発されています。

オープンソースのEDAツールは、地政学的リスクからの一定の独立性を確保し、ビジネス継続性を担保する“セーフティネット”としても機能します。これらのツールの開発・保守を支援することで、ヨーロッパは世界的なサプライチェーンの混乱に対して、より強靱（きょうじん）な体制を構築できるようになります。

また、オープンソースのEDAツールは、中小企業（SME）が半導体産業により積極的に参入できるようになる手段を提供します。高額で制約の多い商用ライセンスの代わりに、コスト効率の良いオプションを利用できるため、中小企業においてもチップ設計の試行や革新的な製品開発が可能になります。特に、少量から中量生産を行う中小企業にとっては、商用EDAツールのライセンス料が負担になりがちです。このようにハードルを下げることで、欧州の半導体エコシステム内でのイノベーションと競争力を高めることができます。

さらに、オープンソースのEDAツールは、半導体産業における拡大するスキル不足を解消する強力な手段でもあります。高度な設計ツールへの無償アクセスを提供することによって、新たな世代のエンジニアやチップ設計者の育成が促進されます。学生は、ライセンス費用や厳しい秘密保持契約（NDA）の制約を受けることなく、チップ設計に触れられるため、学習と実験の文化が育ちます。また、教育者にとっても、大きなコストをかけずにカリキュラムにオープンソースツールを組み込めるという利点があります。

オープンソースEDAツールの存在は、欧州の半導体セクターにおける研究開発を活性化することにもつながります。ツールのソースコードに自由にアクセスできるため、研究者はその仕組みを深く理解し、次なるイノベーションにつなげることができます。オープンソース開発の協働的な性質は、知識共有を促進し、開発サイクルを加速させ、産業界が新たな課題や機会に効果的に対応できるようにします。

オープンソースEDAへの投資のメリットは、ヨーロッパにとどまりません。たとえば、中国での「One Student One Chip」プログラム[^29]は、オープンソースEDAがチップ設計を民主化し、人材を育成するグローバルな可能性を示しています。米国の国立科学財団（NSF）による類似のプログラム[^30]や、ラテンアメリカでのLatinpractice Initiative[^31]も、オープンソースEDAが教育と人材育成にどれだけ変革的なインパクトをもたらすかを示す事例となっています。欧州はこれらの国際的な事例から学び、オープンソースEDAを活用して、世界の半導体イノベーションのリーダーとしての地位を築くべきです。

ヨーロッパでオープンソースのEDAに資金を投じることの大きな利点のひとつは、半導体産業におけるイノベーションを加速させる力にあります。オープンソースのEDAツールは、その基盤となるソースコードへのアクセスを可能にするため、研究者や開発者は新しいアルゴリズム、アーキテクチャ、手法を自由に試すことができます。このようなオープンな環境は、協働と知識共有の文化を育み、最先端のEDAソリューションの開発を加速させます。たとえば、研究者は設計の最適化、電力解析、設計検証などの斬新なアプローチを探求し、EDAの可能性を切り拓くと同時に、ヨーロッパの半導体産業の進歩に寄与できます。

オープンソースのEDAツールやオープンソースのPDK（Process Design Kit）におけるソースコードの無償アクセスは、迅速なイノベーションサイクルを可能にします。最近の事例としては、機械学習モデルを用いてテキスト入力からカスタムチップのレイアウトを生成するプロジェクト^32や、データフロー駆動のGPUアクセラレーションによるグローバル配置（同じく機械学習技術に基づく）^33などが挙げられます。

ヨーロッパにおける注目すべき取り組みとしては、ドイツ連邦教育研究省（BMBF）による「German Microelectronics Design Initiative」があります。その一環である「Design Instruments for Sovereign Chip Development with Open Source（DE:Sign）」プログラム[^34]において、オープンソースのEDAツール、PDK、IPライブラリ、オープンソースの設計手法、そしてオープンソースをベースにした新しいチップ設計に関する研究に焦点を当てています。2024年5月より、この「De:Sign Initiative」の下で選定された15の研究開発プロジェクトが稼働中です[^35]。

1.4 本書の目的

本書（ロードマップ文書）の目的は、オープンソースEDAエコシステムを育成することで生じる機会を明確化することにあります。

本書は、以下の3つの主要パートで構成されています。

1. 背景となるEDA設計ツールと、ヨーロッパのチップ開発におけるオープンソースEDAツールの重要性の簡単な紹介（第1章・第2章）
2. ヨーロッパのチップ設計における主権（ソブリンティ）確保に重要な焦点領域の詳細（第3章）
   • 各焦点領域について、以下を示します：
   • なぜ特にヨーロッパの産業界にとって重要なのか
   • この領域におけるオープンソースEDAの成功事例
   • 現状の課題や必要な改善点の概要
   • これを改善するために短期および中〜長期で取り組むべき事項に関する提言
3. 第3章の主要な焦点領域をもとに、短期的に最も大きな影響を与える可能性のある3つの資金提供トピックを第4章で示します。 これらは、今後の作業プログラムにおける短期ロードマップとして位置づけることができます。第5章では、技術以外の観点からの提言を示し、本書を締めくくります。

本ロードマップは、単一の特定の資金提供プロジェクトだけに焦点を当てるのではなく、この分野で利用可能な幅広い資金提供の選択肢を示すことを目的としています。ここでは、プロプライエタリモデルとオープンソースモデルの両方を視野に入れ、EDAエコシステムの多様なニーズに対応する複数の解決策が必要であることを強調しています。さらに、プロプライエタリとオープンソースの両モデル間における協力のみならず、オープンソース領域内部においても複数のフローやツールが個別の資金提供戦略を必要としている点を強調しています。そのようなアプローチにより、産業界の各セグメント間でのコラボレーション・競争・成長が促進されます。

2 背景と重点領域

ヨーロッパにおけるオープンソースEDAツールへの資金提供に関するロードマップを示す前に、本章ではチップ設計プロセスに必要な背景知識と、EDAツールがどのように関与しているかを簡単に解説します。その後、この分類を踏まえて、資金提供における重点領域を詳述します。

2.1 分類

エレクトロニック・デザイン・オートメーション（EDA）ツールは、PCB（プリント基板）やFPGA、ASICなどの設計フローにおいて、従来は手作業で行われていたプロセスを自動化する、幅広い種類のコンピュータプログラムを指します。Altium、Vivado、Innovusといった人気のある最新ソリューションの中には、ユーザーが共通のインターフェースを利用できる「デザインスイート」が提供されているものもありますが、実際には設計スイートを構成するプログラムは複数存在し、それぞれが設計プロセスの特定の側面に特化しており、相互に情報をやり取りできるようになっています。

これら多種多様なプログラムをどのように分類するかについては、さまざまな方法論があります。本書では、ツールが実現する機能に基づいて、以下のような分類を提案します。

1. 設計キャプチャ（Design capture）
   設計キャプチャツールは、ユーザーがアイデアをEDAチェーンで処理できる形に表現するための手段を提供します。具体的には、回路要素をグラフィカルに相互接続できる回路図エディタ（Schematic Capture）、ハードウェア記述言語（HDL）で回路をテキストベースで記述するためのテキストエディタ、回路の組み立てやIPの収集・管理を行う補助ツールなどが含まれます。設計者がEDAチェーンに最初に触れる段階であり、可視性が高いため、これらのツールは一般的に設計フロー全体へのアクセスを提供する統合インターフェイスを備えています。
2. 合成ツール（Synthesisers）
   合成ツールは、与えられた制約をもとにハードウェア記述を取り込み、それに対応する回路（回路図または物理設計）を生成します。HDL記述を特定の技術におけるゲートの接続網（ネットリスト）に変換する論理合成ツールをはじめ、クロックツリー合成ツールやSRAM（静的RAM）ジェネレータなどが例として挙げられます。
3. シミュレーション（Simulation）
   シミュレーションツールは、回路の動作を模擬的に実行し、結果を評価する機能を提供します。ここには、ロジックシミュレーション、アナログシミュレーション、電磁界シミュレーションなど、製造前に回路の物理的特性を評価するものも含まれます。
4. ベクタ生成（Vector generation）
   ベクタジェネレータは、シミュレーションやテストに必要な一連の入力ベクタ（テストパターン）を自動的に生成するツールです。これにより、機能検証や自動テストパターン生成などを効率的に行うことができます。
5. 物理設計（Physical Design）
   物理設計ツールは、実際の製造に向けてレイアウト（フロアプラン、配置、配線など）を具体的に作成する役割を担います。大規模集積回路（LSI）の設計工程では、チップ領域の割り当てや信号配線などが主な作業となります。
6. 抽出（Extraction）
   回路が物理設計段階に到達すると、その実装から特定の物理特性（抵抗値や容量、トランジスタ・配線・ゲートのスイッチング速度など）を求める必要があります。これらの特性は、専門の抽出ツールによって物理設計データから導き出されます。
7. 解析（Analysis）
   解析ツールは、物理設計および抽出結果をもとに設計のさまざまな特性（動作速度、消費電力、クロストーク、IRドロップ、信号の整合性、製造上の設計ルールチェック（DRC）など）を評価できるようにします。しばしばシミュレーションと組み合わせて活用されます。
8. 可視化（Visualisation）
   可視化ツールは、設計データやシミュレーション・解析結果をグラフィカルに表示する機能を提供します。たとえば、波形ビューアやレイアウトビューア、設計階層をブラウズするツールなどがあり、ハイライト表示やオーバーレイ表示機能を備えています。
9. 等価性（Equivalence）
   等価性ツールは、同一の設計を表す2つの記述が本質的に同じ動作をするかどうかを検証・証明するものです。論理等価性チェッカ（LEC）や、回路図とレイアウトを比較するLVS（Layout Versus Schematic）ツールなどがその例です。
10. コンバータ（Converters）
    コンバータは、ツール間でのデータ形式の変換や、生産データ（Gerber、GDSII、OASISなど）への書き出しを行う補助プログラムです。設計情報（SPICE、LEF、DEF、EDIFなど）を異なる形式に変換する際に用いられます。
11. 製造（Production）
    製造段階では、特化したソフトウェアが必要となります。自動テスト装置（ATE）開発、歩留まり解析、集積回路（IC）の品質保証、製造プロセス技術の開発などに対応するツールが該当します。

これらの分類に基づき、以下の図はデジタル集積回路の典型的な設計フローを、上記のカテゴリに分けて示した簡略図となります。

今日のアナログおよび高周波（RF）設計フローは、デジタル設計フローに比べると一部でより単純な部分がある一方、手作業による工程が多いという特徴があります。

一般的に、これらの工程は単に直線的に実行されるわけではなく、途中でフィードバックループが生じたり、ある程度の並列化が行われる場合があることを理解することが重要です。また、デジタル、アナログ、RFを統合する際には、扱う側面が異なるため、工程が重なり合うことがあります。

さらに、通常は設計工程の前段階としてハードウェア／ソフトウェア・コデザイン（HW/SWコデザイン）を行い、設計フローの少なくとも一部でフィードバックループが形成されるケースもあります。加えて、製造後にはシミュレーション時と同様のテストベクタを用いて、製造されたデバイスを検証する工程が存在します。

2.2 ヨーロッパにおける資金提供の重点領域

2020年から2023年にかけての深刻なチップ不足^36を受け、世界的に半導体産業への投資が増加しました。この不足は、新型コロナウイルス感染症（COVID-19）の世界的流行や、それに伴うサプライチェーンへの影響など、さまざまな要因によって引き起こされました。自動車産業から医療・エンターテインメント産業に至るまで、影響を受ける部品を必要とする業界に多大な悪影響を及ぼし、再度同じような事態が起こらないようにするためには投資が不可欠であるという認識が広まりました。

半導体産業は世界中に広がっていますが、このチップ不足の危機から得た重要な教訓のひとつは、技術的な主権（テクノロジー・ソブリンティ）を高める必要性です。すなわち、ある国のサプライチェーン上の問題が別の国の産業に影響を及ぼしにくくする必要があります。こうした目標の達成を目指しているのはヨーロッパだけではありませんが、ヨーロッパが市場シェアの拡大と技術的自立の向上を達成するには、域内における強みや専門性がある分野に注力することが肝要となります。

既存のオープンソース・シリコン設計が持つ技術力は、すでに自動車、産業用プロセス自動化、医療システム、AI、宇宙、航空、防衛、ロボティクスなど、複数の欧州連合（EU）域内の中小企業（SME）向け産業セクターを支援するのに十分な基盤となっています。

さらに、半導体産業に関連する戦略的に重要な技術を特定することが重要です。こうした分野におけるオープンソースEDAへの投資こそが、ヨーロッパの主権強化とレジリエンス向上に向けた取り組みにおいて、最も大きな投資効果をもたらすでしょう。これらの重点領域は、本書の前述のとおり、チップ設計と製造のツールチェーン全体にわたります。

本書で挙げる焦点領域は以下のとおりです。

• 生産性、ツールの相互運用性、フロー統合（§3.1）
  ヨーロッパでは、熟練したチップ設計者の不足が続いている一方で、独自のチップを開発しようと興味を示す企業がさらに増加すると予想されます。オープンソースツールは、個人レベルに至るまで産業品質のツールに容易にアクセスできる点が特徴であり、新たな人材を業界へ呼び込むことができます。また、新たなアイデアや優れた統合により、生産性の向上も期待できます。さらに、プロプライエタリなEDA市場では、ベンダー間の互換性が十分でないことが多く、ツールの相互運用性が大きな課題となっています。
• 検証（Verification）（§3.2）
  チップ設計において検証は不可欠であり、そのコストや必要とされる専門人材への負担は年々増大しています。設計プロセス全般における検証ツールの充実やアクセス性の向上への投資は、大きな効果をもたらすと期待されます。
• アナログ／RF／混載信号設計（アナログ/RF/Mixed Signal）に対応する成熟ノード（§3.3）
  アナログ設計はデジタル設計ほど微細化の進行に左右されません。ヨーロッパの既存の半導体産業は、アナログ、RF、混載信号設計の分野で従来から高い強みを示してきました。また、オープンソースのPDKは、すでに成熟したテクノロジーノードでこうした設計に対応しやすく、完全オープンソースによるチップ設計の実現が視野に入っています。
• ジェネレーターおよび自動レイアウト生成（§3.4）
  メモリなどのチップ構成要素を効率的かつ最適化された形で自動生成することは重要です。さらに、設計要素全般のレイアウトをより自動化することで、半導体業界全体の生産性が向上します。
• デジタル設計フロー（§3.5）
  デジタル設計は成熟ノードにおいては十分機能しますが、より先端的なノードへ移行する際には、追加のツールやより高品質な出力が必要となります。欧州においては、デジタル設計分野での専門知識と市場シェアの拡大が不可欠です。
• 異種集積、フォトニクス、先端パッケージング（§3.6）
  ヨーロッパは、自動車など特定の領域や特殊な用途に適したシステムを設計する分野で強みを持っています。これにより、汎用的なサブシステムを統合して特定用途に特化したシステムを構築する「異種集積」が重視されます。さらに、関連する新興分野であるフォトニクス（シリコンチップ上への光学要素の統合）においても、オープンソースEDAは主導的な役割を果たす可能性があります。

欧州連合（EU）は、これまでに本ロードマップで示す目標と類似した目的をもつパイロットラインを設定しています^37。これらのパイロットラインは、研究開発段階と本格的な量産とのギャップを埋めることを目的としています。本書で提示する提言は、これらのパイロットラインを補完し、その成功に貢献することを目指しています。すでに存在している4つのパイロットライン（「2 nm未満の先端システム・オン・チップ（SoC）技術」、「7 nmをターゲットとする先端FD-SOI（Fully Depleted Silicon On Insulator）技術」、「異種集積およびアセンブリ」、「ワイドバンドギャップ材料を用いた先端半導体デバイス」）と、今後開始される予定の「先端フォトニック集積回路（PIC）」に関するパイロットラインのすべてが、本書の重点領域（フォーカスエリア）の対象となっています。

推奨事項
私たちは、ヨーロッパのパイロットラインから得られる技術データへのアクセスを提供し、オープンEDAツール用のPDKを開発できるようにすることを提案します。これにより、オープンソースのEDAツールおよびオープンソースIP設計の能力を向上させることが期待されます。

3 焦点領域における機会

ヨーロッパの半導体分野での主権向上にとって重要な焦点領域を特定することで、次のような主要な機会が見いだせます。すなわち、EDAツールの利用者や半導体・技術産業、さらには最終的に半導体デバイスのエンドユーザーにとって、測定可能かつ価値の高い改善効果をもたらす可能性のある領域です。

本レポートの準備にあたり、執筆者は産業界、学術界、そして幅広いオープンソースEDAコミュニティの関係者と協力し、現状の技術レベルが短期・長期での広範な産業利用に求められる水準に達していない領域を抽出しました。こうした領域は以下のセクションで「課題と必要な改善点」として示されていますが、ヨーロッパの半導体産業の主権確立に向けたあらゆるロードマップにおいて、重要な考慮事項となります。

それぞれの領域は、具体的かつ実行可能な機会へと紐付けられています。この機会は、下記の2種類に区分されます。

• 短期的な機会: 投資による迅速な成果が期待できる、または直近のニーズに対応するために優先度を高くすべき領域
• 中長期的な機会: 早期の投資を行うことで、長期的に大きなリターンが見込まれる、あるいはAIやシリコンフォトニクスなど将来を見据えた技術革新をもたらす領域

本節で取り上げられている領域は排他的なものではなく、この分野におけるドメイン専門家の現時点での理解をもとに、可能な限り取りまとめたものです。

3.1 生産性、ツール間の相互運用性、フロー統合

ロードマップビジョン
労働力不足という課題に取り組むために、オープンソースのチップ設計ツールを活用して設計の生産性を高めることは、短期的に大きな効果をもたらします。また、EDAツール間の相互運用性を高め、オープンソースEDAツールをフローにシームレスに統合していくことで、中期的には欧州の主要産業における中小企業（SME）のアクセス性が最適化されることが期待されます。

ヨーロッパが労働力やスキル不足に直面する中で目標を達成するには、生産性の向上が一つの方策となります。具体的には以下の点が挙げられます。

• 新しい手法や言語を用いた設計入力（Design entry）の高速化
  たとえばSpinalHDL、Amaranth、Chiselなどの新しいHDL（ハードウェア記述言語）が人気を集めています。単に言語そのものだけでなく、特に抽象度や効率性の面で、設計入力の生産性向上に寄与しています。
• 現代的なソフトウェア開発から着想を得た開発環境やコラボレーションモデルの採用
  これらをハードウェア設計に応用することで、生産性を高めることができます。
• 拡張やリミックスが可能なモジュール型フレームワークの開発
  標準化とツールのシームレスな統合を実現するための一つのアプローチです。
• こうしたフレームワークによる、異なる分野の設計フローの統合
  これを応用することで、欧州の主要産業に特化したソフトウェアソリューションを生み出せます。

数多くのオープンソースEDAツールが利用可能であることは、イノベーションを促進し、共同・分散型開発というオープンソースのモデルとも親和性が高い点で大きなアドバンテージとなります。しかし、ユーザーインターフェイス（UI）やツール間でのデータ管理は依然として課題であり、生産性を最大限に引き出すためにはさらなる改善が必要です。

生産性の格差を埋めるために最適なアプローチを見極めるには、学術界、SME、大企業など、ヨーロッパ内の多様なステークホルダーが参加することが不可欠です。これらのステークホルダーが協力して、欧州の半導体エコシステムの特定のニーズに対応するモジュール型のオープンソースフレームワークを共同開発することで、課題解決が加速すると期待されます。

3.1.1 産業界にとっての重要性

現在、熟練人材の不足が深刻化する中で、生産性の向上と統合された設計フローは、ヨーロッパの技術的主権を達成するうえで不可欠です。新しい設計手法を導入し、豊富なオープンソースソフトウェアのエコシステムから学ぶことで、スタートアップやこれからチップ設計に着手しようとする企業にとっても、チップ設計への参入障壁が下がる可能性があります。また、各種ツール間でデータをシームレスにやり取りできることは、生産性を向上させるうえでも極めて重要な要素です。

さらに、ソフトウェアに慣れ親しんだ若い人材をチップ設計の分野に引き込むだけでなく、確立されたオープンソースのエコシステムは下記のようなメリットをもたらすと業界では考えられています。

• ツール間インターフェースの標準化を促進する
• 特定のツールベンダーへのロックインを回避できる
• 特許リスクを低減できる
• 資金・協力関係構築の機会を生み出せる
• 共有IPのエコシステムを実現できる
• 第三者IPのための新たな市場を生み出せる

特に、自動車や産業機器など欧州の主要産業では、広範に利用可能なオープンソースのEDAツールやフローをドメイン固有のツールと統合できることが大きな強みとなります。たとえば、自動車の安全領域における非機能要件の検証を、チップ設計フロー全体と統合して実施できるようになります。

3.1.2 オープンソースEDAにおける成功事例

オープンソースコミュニティは、オープンソースPDKやそれを用いた生産（プロダクションラン）の採用・普及のために、シームレスな設計フローがいかに重要かをすでに認識しています。たとえば、OpenROADはチップ実装のためのツールスイートであり、その真のインパクトは、設計のキャプチャから製造可能なレイアウトファイル（RTLからGDSIIへの変換）までをシームレスに接続するさまざまなツールフローへの統合によってもたらされています。OpenLane[^38] は、SkyWater TechnologyのオープンソースPDKへのアクセスを容易にするために開発された広く普及しているツールで、OpenROADをはじめとしたツール群を統合し、シームレスなフローを実現します。SiliconCompiler[^39] も同様に、設定可能なフローを提供する例のひとつです。

オープンソースのフローがもたらす大きなインパクトのひとつは、大規模でのツールフローの展開が容易になる点です。プロプライエタリなライセンス制ツールの複雑さや制限から解放され、必要に応じて多数のインスタンスを並列で実行したり、クラウド環境に容易に統合したりできます。たとえばSiliconCompilerには、設計フローをクラウド上でリモート実行する機能が標準搭載されています。JKU Linzが提供している一般的なDockerコンテナやOpenLaneのフローをベースに、数分でチップ設計フロー全体をローカルおよびクラウドの両方で実行できるようになります。また、Tiny Tapeout[^40] インフラストラクチャの例では、GitHub上のソースコード管理プラットフォームを活用したクラウドベースの自動化により、ローカル環境にソフトウェアをインストールせずとも、小規模な設計を試せるようになっています[^41]。

さらに、ツールの生産性向上を示す他の好例としてFuseSoC[^42] が挙げられます。これは設計者がIPブロックを管理・再構成し、リポジトリからコンテンツを読み込み、さまざまなフローを自動的に実行できるようにするツールです。

3.1.3 課題と必要な改善点

生産性の向上は、スタートアップ企業や中小企業（SME）、そして設計チーム全般に大きなインパクトを与えると予測されます。また、チップ設計に対する業界の新規参入者の魅力を高め、最終的にはヨーロッパのチップに関する取り組みを成功に導く重要な原動力となるでしょう。生産性の向上は、一般的なツールサポートの強化に加えて、特に新しい手法によっても達成できます。たとえば、新しい言語による設計入力や、設計IP管理のためのツールなどの新しいアプローチは、本ロードマップの観点で非常に興味深いものとなります。

オープンソースプロジェクトの特性上、ツール間の相互運用性が限定的だと見られがちですが、プロプライエタリソフトウェア間でも同様の課題が存在します。一般的に、モジュール性とツール効率の間にはトレードオフがあり、特に物理実装フェーズにおいてツールを細分化しすぎると、ツール間の情報や知見が断片化してしまう懸念があります。一方で、ツールを緊密に統合することも望ましい側面があります。こうした課題に対処するためには、ツール間の連携がより円滑になることが望まれます。

共通データインターフェースやオープンデータベースで扱えるデータフォーマットを策定することは、一つのプロジェクトや小規模な開発チームにとっては容易ではありません。IC設計だけに焦点を当てるのではなく、新たな分野の設計フローを統合できる能力が、ツールの相互運用性と生産性をさらに向上させる可能性があります。これを運用し続けるには独立した組織が必要となると考えられ、最初の段階では相当の資金が不可欠になるでしょう。

一般的に、標準的なインターフェースや交換フォーマットを制定して「オープンソースプロジェクトで採用してもらう」だけでは十分ではない、と私たちは考えています。その代わりに、オープンソースツールへの資金提供に際して、作業成果として生み出されるインターフェースをすべて公開ドキュメントとして提示することを義務付ける方法を推奨します。そうすることで、多数のツールを統合するフローがより容易に構築でき、かつチップ設計プロセスでそれぞれのツール同士を統合しやすくなります。ただし、特定の場合には標準化された交換フォーマットの開発が必要になることもあると考えています。たとえば、物理検証ルールに関して共通の標準フォーマットを策定すれば、半導体ファウンドリ各社によるオープンソースツールのサポートがより進むでしょう。

新しいEDAツールの開発を支援するうえで、CIRCT[^43] のようなフレームワークは、開発者がアイデアを探求し、協働しやすくなる環境を提供してくれます。開発者はこうしたフレームワークを用いることで、特定ドメインのニーズに特化したツールを容易に構築できるだけでなく、設計ネットリストに対して合成可能な変換を手軽に実行する機会も得られます。

オープンソース／プロプライエタリを問わず、EDAツールにとって大きな懸念事項のひとつが「使いやすさ（ユーザビリティ）」です。オープンソースを好む一部の開発者は、ソースコードをいじりながら複数のツールを組み合わせて使うことに慣れていますが、オープンソースのEDAツールをより広く普及させるためには、ユーザビリティの改善が必要不可欠です。これは、ツールのインターフェイスのユーザーエクスペリエンス（UX）だけでなく、ツールのドキュメントやガイドラインにも当てはまる話であり、新規ユーザーが迅速にツールを使いこなせる環境を整えることが重要です。

3.1.4 機会

ロードマップ概要

• 設計 IP 管理ツールの改良に投資することで、設計者の生産性を高め、短期的には中小企業（SME）の利用しやすさが向上する。
• オープンなデータ交換フォーマットの検討に対する限定的な資金提供は、短期的には基盤となる研究開発に集中し、長期的な標準化に寄与することを狙う。
• テクノロジーファイルの標準がプロプライエタリである場合、新たにオープンな同等規格を定義することを短期の重点課題とし、複数のプロジェクト間で協調して取り組む。
• モジュール化・組み合わせ可能な形で EDA ツールを構築するフレームワークへの資金提供を行うことで、中期的にはヨーロッパの主要産業のニーズに合ったドメイン特化ツールを利用できるようになる。
• オープンソースツールの使いやすさ（ユーザビリティ）に関する取り組みを支援することで、その採用率が高まり、中期的には中小企業（SME）によるチップ設計のスキルやテクノロジーへのアクセスが向上する。
• 公的プログラムのもとで資金提供を受けるツールは、最適な統合を達成するための重要な成果物として、明確に定義されたオープンなインターフェイスを提供しなければならない。この統合や相互運用性に対する要件が、プロジェクト内で検証されるよう奨励されるべきである。

短期的な機会

• Design IP 管理
  • 共通の交換フォーマットを用いて再利用可能な IP を簡単に作成できるようにする
  • 設計 IP をダウンロードおよび組み立てるツールの開発、さらにパラメータ設定により設計 IP を生成できる機能の提供
• ユーザビリティ向上
  • クイックスタートガイドやドキュメントの充実とくに、新規ユーザー向けの段階的なガイドや、具体的なユースケース例の提供
  • よりわかりやすいエラーメッセージの表示
• ユーザーが問題解決の手がかりを得られるようにする
  • 設計の各要素（レイアウト、クロックツリー、電源分配など）の可視化
    -(G)UI ユーザーがすぐに取りかかれるように、テンプレートを用意してオンボーディングを容易に
• ツール間の相互運用性 & 交換フォーマット
  • オープンなデータ交換フォーマットに関する要件やガイドラインの策定
• フレームワークとフロー
  • プラグインアーキテクチャやスクリプト API の提供
• ユーザーがツールの機能を拡張・修正できるようにする
  -大規模なネットリストや、ネットリストからネットリストへの変換を組み合わせる機能
  • CI/CD（継続的インテグレーション／開発）環境で使える、すぐに利用可能なクラウドコンテナの用意
• 新しい手法 & コンポーザビリティ（構成可能性）
  • 抽象度の異なる新しい設計言語や設計入力手法
  • ソフトウェア中心の開発モデルをチップ設計に取り入れる
  • 様々な変換をカスタマイズ統合できるモジュール型フレームワーク

中長期的な機会

• ユーザビリティの向上:
  • 対話型インターフェイスや設計情報のトレーサビリティと可視化など、より直感的なグラフィカルユーザインターフェイスを開発する
  • ユーザーのワークフローに合わせてツールをカスタマイズ・設定できる容易なオプションの提供
  • 信号や設計要素、波形などをソースコードへ可視的にトレースできる機能
• ツールの相互運用性 & 交換フォーマット:
  • テクノロジーファイルの標準化
  • DRC（Design Rule Check）およびLVS（Layout vs. Schematic）のルール、デバイスパラメータ、ネットリスト、ピン定義
  • 少なくともオープンソースPDK間でのテクノロジーファイルの互換性を確保する
• フレームワークとフロー:
  • ドメイン特化手法のための業界標準ツールとの統合
• 新しい手法 & コンポーザビリティ（構成可能性）:
  • 新しい設計言語による合成や低レベル表現（ローワリング）の過程で形式的等価性を担保することが必要であり、これによって設計者の意図が正しく捉えられるようにする

3.2 検証

ロードマップ・ビジョン
オープンソースの設計検証ツールへの投資は、短期的にチップ設計産業全体に大きな影響を与えます。迅速かつ効率的でアクセス障壁の低い検証ツールは、製品の市場投入までの時間を短縮するために不可欠です。さらに革新的な検証手法の導入は、中期的に効率をいっそう高め、さまざまな分野から優秀な人材を呼び込むことにつながります。

検証はチップ設計工程において重要なステップであり、チップが正しく機能し、要求仕様をすべて満たしているかを確認するためのものです。設計が製造に回される前に、機能仕様に対してエラーがないかをチェックし、機能、性能、消費電力といった観点で測定を行います。

設計上のエラーの検出やチップの機能性を確保することに加え、検証工程ではPPA（Power, Performance, Area：電力、性能、面積）といった非機能要件もチェックされます。これは設計の必要な電力や予想される性能、シリコンウェーハ上で必要とされる面積を評価する指標です。これらの指標がなければ、設計が製造に適しているかどうかを判断することはできません。

検証手法には、シミュレーション、形式検証（フォーマル検証）、およびプロトタイピングが含まれます。シミュレーションテストでは、設計をソフトウェア環境上で実行可能なモデルとして取り扱い、制御された外部入力を与えることでテストカバレッジを確認します。これは計算負荷が大きいプロセスであり、規模の大きい複雑な設計では常に実現可能とは限りません。そのため、こうした場合には設計プロセスの初期段階でシミュレーションを行い、システムレベルの設計ツールを用いてハードウェアの主要部分のみを検証することが一般的です。

形式検証（フォーマル検証）は、設計の機能的正しさを数学的に証明し、それを実行するツールによって実装する手法です。ここ10年ほどで人気が高まっており、注目すべきオープンソースのツールやプロジェクトが、この分野で先導的な役割を担っています。

プロトタイピングおよびエミュレーションでは、設計をハードウェアとして実装します。通常、テストランや異なる設計で再利用可能なFPGA（Field-Programmable Gate Array）を用います。初期コストは高くなることがありますが、完成品のハードウェアに極めて近い形でテストを実施することができます。

検証は、設計プロセスのさまざまな段階で行われるのが一般的です。たとえば、RTL（Register-Transfer Level）検証では、設計IPを開発している段階で、その正しさが必要な規格に適合しているかを確認します。一方、統合検証（Integration Verification）では、設計内のすべての要素がどのように協調して動作するかをテストします。また、レイアウトと回路図の照合（Layout-versus-Schematic: LVS）や形式的等価性の確認を含むサインオフ検証は生産前に実施され、§3.5「デジタル設計」で詳しく述べられています。

最後に、生産後テストは非常に重要です。製造されたチップが意図通りに動作するかどうか、厳密なテストを行います。これには自己テスト機能（BIST）やスキャンチェーンテスト、ATPG（Automatic Test Pattern Generation）など、DFT（Design for Test）技術を用いたさまざまな手法が含まれます。これらのテストでは、機能的な正しさだけでなく、消費電力、タイミング、信号の整合性などの電気的仕様への適合性もチェックされます。

テストに合格したチップは出荷に適していると見なされますが、不合格の場合は再加工されるか廃棄され、市場に出る前の最終製品の信頼性と品質を確保します。チップを電源投入してから最初の数分で収集されるデータは、数年分のシミュレーションで得られる情報を上回ることもあり、これはオープンソースのEDAツールにとっても重要なトピックです。特に、生産前テストのアプローチと重なる部分があることを考えれば、注目に値します。

3.2.1 産業界における重要性

検証はマイクロチップ設計において大きなコスト要因となっています。たとえば、2016年に Mentor Graphics の Harry D. Foster 氏が発表した報告書によれば、プロジェクト時間の 55% が検証に費やされていると推定されています[^44]。同報告書によると、2007年から2016年にかけて検証エンジニアの需要は年平均成長率（CAGR）10.4%と二桁の伸びを示す一方で、同期間の設計エンジニアの需要は 3.6% の成長にとどまっています。

こうした成長は、チップ設計の複雑化や、製造コストの上昇に伴うリスク回避の高まりに起因すると考えられます。これは大手企業であっても直面する課題です。業界専門メディア「Semi Analysis」の Dylan Patel 氏は 2022年の記事[^45] で、インテルの次世代サーバチップ「Sapphire Rapids」が抱える問題について以下のように述べています（引用者による強調）:

「インテルの次世代サーバチップ “Sapphire Rapids” は […] バリデーションと検証段階で問題を抱えています。Sapphire Rapids の最初のバージョンが立ち上がったのは2020年6月ですが、2022年半ばになっても、設計上の問題や早期に発見できなかった欠陥のために設計やマスクセットを再修正しているのです。これは主にバリデーションと検証面での問題によるものです。」

近年の設計サイクルが長期化しているのは、継続的インテグレーション（CI）やテスト駆動設計（TDD）といった概念の導入が一因とされています。こうしたアプローチでは通常クラウドを活用するため、席数やインスタンス数に基づくライセンス制限の厳しいプロプライエタリツールの導入が課題となります。一方、クラウド上への展開が容易なオープンソースツールにとっては、ここに明確なビジネスチャンスが存在します。

「Electronic Design」誌の記事[^46] で Alain Reynaud 氏は、業界が「設計検証を新たな“ゲート数”とみなすことを考えはじめるべきだ」と述べています。すなわち、「ゲートあたりいくらコストをかければ十分な検証が行えるのか？」という観点です。Reynaud 氏によれば、このコストは 2003年に「1,000万サイクルあたり100ドル（約90ユーロ）にも及び、大規模かつ複雑な設計では10倍に膨れ上がる」可能性があると指摘されています。そして「何十億サイクルものシミュレーションを実行することだけが、複雑な設計に対して堅牢なシミュレーションベースの検証をもたらす」というのです。

これに対処するには、産業界はより優れた設計ツールと、より強固な検証手法を必要としています。高品質の検証リソースを利用できることは、半導体事業の成功を左右する大きな要因となるでしょう。そのため、半導体産業の主権を確立するためのどのようなロードマップであっても、特に既存企業ほどのリソースを持たないスタートアップを念頭に置いて、開始当初から高品質な検証ツールにアクセスできる手段を明示する必要があります。

3.2.2 オープンソースEDAにおける成功事例

サイクル精度（cycle-accurate）のRTL検証を継続的インテグレーション（CI）で行うためのオープンソースツールとして、Verilator[^47] が挙げられます。Arm、CERN、Intel、Oracleといった企業でも使用されており、特にCHIPS Allianceを通じたAntmicro、Google、Western Digitalによる貢献により、オープンソースのユニバーサル検証手法（UVM）の対応や、大規模設計へのスケーリングが進んでいます。

YosysHQ[^48] は形式検証ツールを提供しており、主に中小企業（SME）を中心に、約10社ほどがサブスクリプション契約を結んでいます。YosysHQはオープンソースをコアとした成功モデルとしての一例であり、多くの中小企業がオープンソースのソリューションと併用する形でプロプライエタリツールも利用しています。

cocotb[^49] はPythonベースの協調検証フレームワークで、一つのメンテナーチームから別のチームへと移行を経て、いまや大規模なプロジェクトへと成長しています。業界で幅広く導入されている[^50] だけでなく、商用EDAベンダーによっても積極的に推進されています[^51]。

3.2.3 課題と必要な改善点

オープンソースのシミュレーションツール（Xyce^52、ngspice^53、Qucs-S^54、GnuCAP^55、Verilator、Icarus Verilog[^56]、GHDL[^57] など）は、幅広く普及しており既に確立されています。いくつかの評価では特定の指標においてプロプライエタリツールを上回る場合もありますが、複雑化が進む新しい標準規格に追随し続けるため、継続的な機能拡張とパフォーマンス改善が求められます。シミュレーションツールを含む多くのツールにとっての弱点の一つは、VHDLサポートの充実度がVerilogサポートに比べてやや不足している点です。両者は同様のハードウェア記述言語ですが、ヨーロッパではVHDLが、世界的にはVerilog/Verilog-AMSがより一般的に使用されています。

複数ドメインにわたる検証の実現は非常に大きな課題であり、現行のツールではまだ十分に対応しきれていません。しかし、オープンソースのソリューションが増えつつあることにより、このギャップは徐々に埋まりつつあります。たとえば、Renode[^58] は多様なシステムシミュレーションフレームワークとして、Verilatorなどと組み合わせてRTLコードやその他のシステムレベルモデルを統合でき、ハードウェア設計をより包括的に検証することが可能です。また、オープンソースの検証ツールが増えるにつれ、クロスドメイン検証における革新的アプローチの可能性も広がっています。ハードウェアとソフトウェアや周辺コンポーネント間の複雑な相互作用を検証できるようになり、より正確で包括的な検証プロセスを実現するうえで重要です。オープンソースの取り組みは協調を促進し、コシミュレーション、ハイブリッド検証、仮想プラットフォームなどの高度な手法の開発を加速します。これらは複雑化・相互接続が進むシステムを検証する際に極めて重要な要素となります。

Pythonを用いた検証は、その柔軟性や使いやすさ、RTL検証のワークフローを効率化できる点から注目を集めています。スクリプト機能を活用することで刺激信号（テスト入力）を効率的に生成でき、複雑な設計の検証を加速します。テストベンチの作成を自動化し、Pythonのライブラリ群を活用することで、エンジニアは手作業の負担を減らし、高次の課題解決に集中できるため、開発サイクルの高速化や生産性向上が期待できます。こうしたPythonの利用増加は、設計の反復速度を高め、よりアジャイルな開発を行うという業界の方向性とも合致しており、市場投入までの時間短縮に寄与する可能性を秘めています。

形式検証（フォーマル検証）は、オープンソースのチップ設計の分野で大きな注目を集めており、とりわけClaire Wolfによる先駆的貢献[^59]が大きな役割を果たしてきました。形式的手法はハードウェア設計の正しさを強力に保証する手段ですが、設計入力からチップのテープアウトに至るまで形式検証を一貫してサポートする統合フローがまだ不足しています。主要な課題の一つは、形式検証に必要な「プロパティ」（性質）をどのように定義するかです。これは複雑で、多くのエンジニアにとっては馴染みが薄い場合があります。オープンソースツールは、形式検証をより使いやすく・わかりやすくすることで、この障壁を取り除く大きなチャンスを提供します。これらのギャップに対処することで、形式検証本来の潜在力を最大限に引き出し、設計の信頼性を高める一助となるでしょう。

現在のオープンソースツールは機能検証（Functional Verification）を主にカバーしていますが、多くの産業、とくにヨーロッパで重要な産業においては、非機能要件（セーフティや信頼性など）にも大きな機会があります。たとえば、自動車産業では機能安全（FuSa）の遵守が非常に重要であり、機能性だけでなくセーフティや信頼性の検証が求められます。オープンソースツールは、こうした産業固有の要件をサポートするポテンシャルをもち、OEM（Original Equipment Manufacturer）の観点から見ても、より包括的なソリューションとなり得ます。省電力設計において初期段階から消費電力を把握する必要があるように、電力見積もりもまた重要な非機能要件の一つです。こうした要素をカバーできれば、オープンソースの検証ツールはさまざまな分野で適用範囲や有用性を拡大でき、必須の産業規格への対応にもつながります。

Design for Test (DFT) は製造後のチップ検証において極めて重要な役割を果たします。チップが製造された後、欠陥や性能問題を効率的にテストできるようにするのが目的です。形式検証、エミュレーション、FPGAプロトタイプによる検証は広範なカバレッジを提供しますが、依然として限界があります。形式的手法は状態空間が大きくなるほど解析が困難になり、エミュレータやFPGAでは、大規模設計を完全には取り扱えない場合があります。さらに、特にPCI Express（PCIe）やDouble Data Rate（DDR）のような複雑なIPを扱う場合、エミュレーション時の抽象化によって、実際のハードウェアが十分に検証されないままになる可能性があります。

また、大きな問題点として、特定のIPブロックに組み込みのDFTが備わっていない場合があります。これにより、たとえばセキュリティ関連のIPなど、重要なコンポーネントが脆弱になりかねません。DFTは、ポスト・マニュファクチャリング（製造後）におけるテストを強固にし、効率的に問題を解決することを目指す点で、“Design for Debuggability”と大きく重なり合います。
Design for Debuggabilityでは、トレーシングやインシステム・ロジック・アナライザ（ILA）の組み込みが非常に重要です。これらは非侵襲的なモニタリングやテストを可能にし、動作に影響を与えることなくチップ内部の挙動を観察できます。これにより、システムが実際に稼働している段階でのリアルタイムな内部状態を把握できるため、デバッグ能力が向上します。

3.2.4 機会

ロードマップの概要

• オープンソース EDA における、業界標準の検証手法と標準に対する十分に確立された検証サポートのさらなる開発に資金提供することで、短期間で独自のツールと同等のレベルに到達できます。
• 新しい検証手法を実装する検証ツールに資金提供することで、設計者とテスターの生産性を大幅に向上させ、既存の独自のツールの能力を超えることができます。
• さまざまな広く採用されているハードウェア記述言語を使用したクロスドメイン検証 (デジタル、アナログ、ハードウェアとソフトウェアの共同設計) と、非機能要件を検証するオープンソース ツールに資金提供することで、より多くのヨーロッパ企業が初めてチップ設計を検討できるようになります。
• ユーザー エクスペリエンスの改善に資金提供することで、企業はチップ設計と検証について新しい開発者をより簡単にトレーニングできます。
• オープンソースの統合開発環境の開発に資金提供することで、問題固有のデバッグ ソリューションによって全体的なデバッグ サイクルを最小限に抑えることができます。 ● 形式検証アプローチのアクセシビリティと生産性を向上させる研究に資金を提供することで、形式検証はより広く採用されるようになります。
• オープンソースの DFT 戦略への投資により、中期的には、純粋にオープンソースのツールチェーンを使用して製造された大規模なチップ設計が可能になります。

このロードマップを達成するために、以下の機会に向けた資金提供活動を推奨します。

短期的な機会

• 業界標準の検証サポート:
  • 移行を容易にするために、Unified Verification Methodology (UVM) の完全なサポートが必要です
  • 線形時相論理構造とそのローディングのサポートを改善します
  • さまざまな設計言語の Linter サポート
• 新しい検証アプローチ:
  • Python や Scala ベースのツールなどの新しい検証アプローチを改善します
• クロスドメイン検証:
  • 下位レベルのハードウェア シミュレーションと HW/SW コデザイン ツール間の統合を改善し、シームレスな統合を実現します。たとえば、命令セット シミュレータと RTL シミュレーションなどの相互運用性を実現します
• インターフェイスと統合:
  • 検証カバレッジ (ユニット テストの合格/不合格、カバレッジなど) への業界に適したインターフェイスと、最新の CI/CD フローへの統合
  • アーキテクチャの探索から RTL へのフロー
  • インタラクティブな検証サポート
  • 波形とトレースのプログラム可能な分析、ソースへのより優れたバックトレース
  • 理解を深めるための、高レベル構造への信号の集約と検証ツールおよび波形ビューアにおける設計者の知識
• 形式検証:
  • 直感的なユーザー インターフェイスと、実際のアプリケーションで実証された幅広い学術トレーニングにより、形式検証へのアクセス性が向上します。● テスト設計:
  • テスト設計手法のサポートと、既存のツールの機能検証との統合

中期から長期にわたる機会

• 業界標準の検証サポート:
  • FPGA ベースのエミュレーションと検証
• 新しい検証アプローチ:
  • AI 支援検証: LLM の使用に関する研究
• ハードウェア/ソフトウェア コデザイン ツール:
  • コンセプトから RTL/ソフトウェアまでのコシミュレーションと検証
• テスト設計:
  • ハードウェアとソフトウェアのチップ リソースと共通インフラストラクチャを最大限に活用するための、DFT インフラストラクチャの再利用とデバッグ ツールとの統合

3.3 安定した成熟ノード向けのアナログ/RF/混合設計

ロードマップのビジョン
安定した成熟ノードでは、オープンソースの PDK と完全なオープンソース設計フローが利用可能であり、独自のチップの製造とテストを含む IC 設計の教育とトレーニングにそれらを使用できる可能性がすでに提供されています。
設計フローを安定化および認定することで、特に短期的には新興企業や中小企業向けにオープンソース EDA ツールに基づく IC 製品開発が可能になります。中期目標は、独自ツールと同じレベルのパフォーマンスを実現し、アナログ、無線周波数 (RF)、テラヘルツ (THz) 設計で利用可能な機能を拡張することです。

オープンソース PDK の当初の焦点は成熟ノードにあり、オープンソース EDA ツール開発の進歩への道を開きました。第 1.2 章で述べたように、3 つのオープンソース PDK が利用可能です: SkyWater 130 nm CMOS、GlobalFoundries 180 nm CMOS、および IHP 130nm BiCMOS。オープンソース PDK の利用可能性とともに、追加の無料 MPW プログラムがオープンソース設計 IP の開発を推進してきました。その結果、製造およびテスト済みのデジタル チップとアナログ チップが成熟ノードで利用できるようになりました。より複雑なミックス信号設計プロジェクトが進行中です。

完全に自動化された RTL から GDS へのデジタル フローが開発およびテストされました。現在、アナログ設計を作成できます。オープンソース アナログ EDA ツールとオープンソース PDK サポートの開発が進行中です。最初の RF 設計はすでに公開されていますが、関連ツールと PDK の開発はまだ初期段階にあります。

3.3.1 業界との関連性

オープンソースの EDA ツールと PDK が利用できることにより、IC 設計に携わりたいと考えている人にとって低コストの参入ポイントが提供されます。生産性の高い設計開発に必要なツールのほとんどはすでに利用可能です。社会の「デジタル化」にもかかわらず、現実世界はアナログ プロセスであるため、電子システム内では常にアナログ (RF を含む) 設計が必要になります。モノのインターネット (IoT)、高電圧システム、宇宙、耐放射線電子機器、センサー、RF および THz デバイスに関連するものなど、特定のアプリケーションは、成熟したノードを使用して開発できます。IHP の BiCMOS には、業界最速のシリコン ゲルマニウム (SiGe) ヘテロ接合バイポーラ トランジスタ (HBT) の 1 つが含まれています。したがって、このオープンソース PDK は、100GHz を超えるアプリケーション向けのデジタルおよびミックスド シグナル設計、および RF および THz 設計をサポートできます。 HORIZON 2020 プロジェクト TARANTO60 の結果によると、これは、Infineon や ST Microelectronics などの欧州のシリコン製造業者が RF および THz 技術に注力していることを支援するのに役立つ可能性があります。成熟したノードを使用すると、特殊なデバイスと設計機能の統合を経済的に実現できます。一例として、製造業者 X-FAB は、110nm までの成熟した CMOS ノードのみを提供していますが、その上に特殊なアナログ/ミックス信号アプリケーション用の幅広いモジュール技術機能を提供しています61。低コストで、成熟したノードに対するファウンドリへの要求が比較的少ないため、これは中小企業や新興企業にとって非常に魅力的な提案となります。

3.3.2 オープンソース EDA の成功事例

ORConf 2024 カンファレンスで、X 線検出器を製造するスイスの企業 DECTRIS の Tomasz Hemperek 氏は、10 ギガビット トランシーバー^62 を搭載した 110 nm ミックスド シグナル チップのテープアウト成功を発表しました。このプロセスでは主にデジタル オープンソース EDA ツールが使用され、必要な場合にのみ独自のツールが使用されました。
Efabless^63 および Tiny Tapeout^64 の無料チップ設計制作プログラムへの応募には、プログラムのテクノロジがアナログおよびミックスド シグナル設計に適しているため、多くのアナログ設計が定期的に寄せられています。SkyWater オープンソース PDK を対象とした IEEE Solid-State Circuit Society の Chipathon に参加した世界中の 22 チームから提出された設計のうち、大多数はアナログ設計ビルディング ブロック^65 を対象としていました。

スタートアップ企業の SPHERICAL^66 は、衛星管理システム内で使用されるマイクロチップの設計にオープンソース EDA を積極的に使用しています。これらのツールにより、コストベースを削減し、生産性を革新して、ビジネス モデルを実現できます。

3.3.3 ギャップと必要な改善

商用環境での使用に適した成熟レベルに近づいているオープンソース EDA ツールは数多くあります。適切なサポートがあれば、オープンソース EDA フローは大幅な成長を遂げる可能性があり、商用 EDA に代わる実行可能なオープンソースの選択肢が増えます。
改善が必要な重要な領域の 1 つは、RF シミュレーション機能です。大信号ノイズ シミュレーション用のシューティング ニュートンやハーモニック バランス解析 67 などの機能を強化すると、精度と信頼性が向上します。特に大規模なネットリストの場合、シミュレーション速度の課題に取り組むには、アルゴリズムの最適化と並列処理技術の統合に重点を置くことが不可欠です。これにより、シミュレーション時間が短縮されるだけでなく、複雑な RF 設計に必要な高いパフォーマンスも維持されます。
もう 1 つの差し迫った問題は、特にこの重点分野で、よりユーザー フレンドリで直感的な設計ツールが必要であることです。ツールの開発者は最初のユーザーでもあるため、この部分は最優先事項ではないことがよくあります。一方では GUI が欠如していますが、他方ではユーザー インターフェースの簡素化、ワークフローの合理化、複雑な設定の自動化を行って、ユーザー エクスペリエンスをさらに向上させる必要があります。
たとえば、電磁 (EM) シミュレータ openEMS68 の IC 設計フローにはシンプルな GUI がないため、メッシュ作成とマルチプロセッサ シミュレーションを手動で設定する必要があります。RF 設計フローのこの重要な機能のユーザー エクスペリエンスは、独自ツールのフロー統合に比べてまだはるかに遅れています。オープン ソースの EM シミュレータのシミュレーション速度は、IC 設計フローに合わせて最適化し、RF および THz 設計での使用可能性を高める必要があります。
寄生抽出では、アナログ設計と RF 設計を改善できません。寄生抽出 (特にインダクタンスとネットリストの削減) を改善するには、より高速で正確な抽出アルゴリズムが必要です。機械学習技術を調査することで、寄生効果をより効率的に予測し、最終的にはより信頼性の高い設計を実現することもできます。
レイアウト対回路図 (LVS) ツールの安定性と速度にも対処する必要があります。ユーザーは、安定性だけでなく、より使いやすく、より高速なパフォーマンスを備えたツールを求めています。基盤となるアルゴリズムとユーザー インターフェイスを再評価すると、特に現在のユーザーからのフィードバックを取り入れることで、大幅な改善が実現します。極低温、高温、放射線、高電圧、AI コンピューティングなどの専用アプリケーション向けの特殊な設計ツールの開発により、市場の重大なギャップを埋めることができます。これらの分野の専門家と協力することで、オープン ソース ツールがこれらのアプリケーションの特定の要件を満たすことが保証されます。
さらに、ミックスド シグナル コシミュレーション機能を改善するには、アナログ コンポーネントとデジタル コンポーネント間の安定性とシームレスな統合に重点を置く必要があります。全体として、コミュニティの関与、オープン ソース コラボレーションの促進、包括的なドキュメントの提供は、イノベーションを推進し、成熟したノード向けのオープン EDA ツールの全体的な有効性を向上させる上で重要な役割を果たします。
製品開発の設計フローを実現するには、設計の信頼性のためのツールが必要です。これには、経年劣化シミュレーションや設計内の潜在的なエレクトロマイグレーション問題の検出などのシミュレーション機能だけでなく、自動化された品質保証、継続的インテグレーション、テストのためのツールも含まれます。

3.3.4 機会

ロードマップの概要

• ハーモニックバランス、シューティングニュートン、大信号ノイズなどの RF 関連のシミュレーション機能に関する作業に資金を提供することで、高度なミックス信号、RF、THz 設計の作業が可能になります。このような設計には、EM シミュレータの使いやすさとパフォーマンスをさらに向上させることが重要です。
• 回路シミュレーションツールの速度に関する作業に資金を提供することで、より大規模で複雑な設計の作成が可能になります。
• 寄生抽出に関する作業に資金を提供することで、より正確なシミュレーション結果を改善し、大規模で高価な設計に対する信頼性を高めることができます。
• 協調シミュレーションに関する作業に資金を提供することで、より高度なミックス信号設計が可能になります。
• エレクトロマイグレーションおよびエージングシミュレーション用の新しいシミュレーションツールと、さらに自動化されたテストツールに資金を提供することで、生産に向けた設計に対する信頼性を高めることができます。
• 信頼性のためのツールと方法論の開発に資金を提供することで、より生産対応の設計とスケーリングされたノードへの道を開くことができます。 ● レイアウト ツールと回路図ツール間の連携に資金を提供することで、回路図主導のレイアウトを追加し、設計者の生産性を向上させることができます。

短期的な機会

• 商用環境で使用できるほど十分に優れているオープンソース EDA ツールがいくつかあります。十分なサポートがあれば、オープンソース EDA フローは急成長を遂げ、EDA の実行可能なオープンソースの代替手段を増やすことができます。
• 同様に、比較的簡単に実装できる結果の品質の点でそれらを近づける機能の恩恵を受ける非常に使いやすい EDA ツールがいくつかあります。

中期から長期の機会

• IC 設計および検証フローのさまざまな側面に対する AI/ML サポート
• オープンソース EDA ツールと商用 EDA ツールのパフォーマンス ギャップを埋めることは、段階的なプロセスであり、長期的な目標です。
• THz 設計用のツール
• ニューロモルフィック コンピューティングおよびセンシング用のデバイス、構造、セル、脳にヒントを得たコンピューティングに向けた設計ツール、アナログとデジタル (CMOS)、メモリ (メモリスタ、強誘電体)、および単一の SoC 上の確率的ビルディング ブロックのサポート。

3.4 ジェネレータ、自動レイアウト生成、機械学習

ロードマップ ビジョン
スタティック ランダム アクセス メモリ (SRAM) やその他のオンチップ メモリを含むデバイス用の基本的なジェネレータは、業界での採用に不可欠です。ジェネレータへの投資は、この重大なギャップを埋めるのに役立ちます。自動レイアウト生成は、熟練したアナログ設計者の不足を解消するのに役立ちます。最後に、機械学習を含む、パラメータ化と設計のための新しいアプローチの研究は、オープンソース ソフトウェアによって可能になります。

チップ設計には生成される部分が多数あります。たとえば、スタティック RAM (SRAM) メモリは、専用のツール (メモリ ジェネレータ) によって生成されます。生成された SRAM コンポーネントは、タイミング、電力、および面積が最適化されます。同じことが、他のオンチップ メモリ テクノロジにも当てはまります。
デジタル設計は標準セルから構築され、このドキュメントで説明するデジタル設計プロセスは、それらの標準セルと、チップ上でどのセルを選択して配置し、接続するかに基づいて構築されます。ただし、前述のメモリ ブロックなど、標準セルから構築できないチップ設計の部分もあります。アナログ コンポーネントも標準セルから構築できません。アナログ コンポーネントを生成すると、完全なカスタム開発の負担が軽減されます。
カスタム レイアウトの生成には労力がかかり、多くの時間のかかる手順を伴います。カスタム レイアウトを効率的に生成することは、長年研究の対象となってきましたが、業界では標準的な方法が形成されていません。カスタム レイアウト ジェネレータは共同開発を通じて共有および改善できるため、オープンソース ツールには大きなチャンスがあります。これは、完全な手動再設計を必要とせずに、設計を 1 つのテクノロジ ノードから別のテクノロジ ノードに移行するプロセスにも役立ちます。多くの業界関係者は独自の専門分野を持っており、基本的なアナログ/MS 構築回路のコアは通常繰り返されるため、これらのサブブロックは再利用の理想的な基盤となります。これらのブロック (電気的および物理的な実装) がジェネレータに変換される場合、パラメータ化可能でテクノロジに依存しないため、回路レベルからシステム レベルに移行した生産性とイノベーションの向上には制限がありません。
チップレイアウトジェネレータには、アナログレイアウトプロセスを自動化するための支援ツールが統合されており、効率と精度の両方が向上しています。アダプティブルーティングなどの機能により信号パスが最適化され、インピーダンスと長さのマッチングツールにより重要なパフォーマンスパラメータが満たされます。
この自動化により、手動調整の必要性が減り、回路全体のパフォーマンスが向上し、エンジニアは反復的なタスクよりも創造的な問題解決に集中できるようになります。
自動化されたアナログおよびレイアウト生成の分野は、機械学習技術から大きな恩恵を受ける準備ができています。最適化と機械学習をパラメータ探索に統合することにより、これらのアプローチは、設計者の意図を最適化されたアナログ回路に変換するのに役立ちます。これにより、生産性が向上するだけでなく、設計プロセスを合理化し、必要な手作業を減らすことで、労働力不足の解決にも役立ちます^69。

3.4.1 業界との関連性

メモリ ジェネレーターの可用性は、オープンソース EDA、特にオープンソース PDK の業界採用にとって非常に重要です。さまざまなサイズの SRAM を生成できることは、チップ設計を検討している業界にとって非常に重要です。これ以外にも、不揮発性メモリ (NVM) やワンタイム プログラマブル (OTP) メモリなどの他のメモリ技術が求められています。
ジェネレーターは、パラメータをキャプチャし、ターゲット設計ポイントでセル アレイを生成するために必要です。
アナログ ジェネレーターは、R​​F 通信、電力管理、センサー インターフェイスなどのアプリケーションに不可欠な複雑なアナログ回路の作成を容易にするため、半導体業界で非常に重要です。
たとえば、Infineon は、レイアウト パラメータの探索70 における自動チューニングの関連性について説明しています。機械学習と人工知能 (AI) をアナログ生成プロセスに統合すると、よりスマートな設計決定が可能になり、最適化が自動化されるため、生産性がさらに向上します。

3.4.2 オープンソース ED の成功事例

カスタム レイアウト ジェネレーターは、近年特に開発の焦点となっています。オープンソース メモリ ジェネレーターの分野では、OpenRAM71 が Skywater オープンソース PDK72 のデフォルト メモリ ジェネレーターとして成功を収めています。2 つのジェネレーター プロジェクト、Berkeley Analog Generator (BAG)73 と OpenFASoC74 は、アナログ レイアウトのアクセシビリティに取り組んでいます。オープンソース PDK が利用できるようになったことで、レイアウト生成を幅広く調査できるようになりました75。
gdsfactory プロジェクト76 は、GDSII 形式を使用して光子回路と電子回路を設計および管理するためのオープンソース ツールです。複雑なレイアウトの作成、変更、検証を自動化する Python ベースのアプリケーション プログラミング インターフェイス (API) を提供し、シミュレーションおよび検証ワークフローとのシームレスな統合をサポートします。これにより、学術界と産業界の両方にとって強力なソリューションとなり、カスタム光子および半導体コンポーネントの設計を加速します。
人々は、AI ベースのジェネレーターなどの新しいツールに関するオープンソース EDA エコシステムの研究を積極的に活用しています。具体的な例としては、OpenROAD77 上に構築された CircuitOps を使用して EDA 研究用の生成 AI を有効にする NVIDIA のプロジェクトがあります。

3.4.3 ギャップと必要な改善

現在、商用グレードの SRAM ジェネレータが不足しています。ベースライン SRAM ジェネレータはそれほど複雑ではありませんが、より高度なテクノロジ ノードに適用し、低電力高速設計ポイントの要求を満たすには、かなりの複雑さが加わります。
さらに、アナログ設計ツールへの依存度が高く、デジタル ワークフローへのシームレスな統合が課題となっています。RTL (レジスタ転送レベル) からデジタル設計ツールへの設計ニーズを推測すると、最適化された SRAM ソリューションを実現する上でさらにハードルが高くなります。
オープンソース チップ エコシステムで次に採用されるのは不揮発性メモリです。フラッシュのようなワンタイム プログラマブル (OTP) および書き込み可能な不揮発性メモリ (NVM) が不足しており、ベース IP で要求が厳しいため、SRAM よりもさらに困難です。強誘電体 RAM (FeRAM) や抵抗性 RAM (RRAM) などの新しいテクノロジは、特にオープンソース PDK の場合、最初からターゲットにすると興味深い可能性があります。この分野での大きな難しさは、アナログ設計者とソフトウェア開発者の間のギャップです。一方で、ジェネレーターは生産性に優れており、アナログ設計者の数が比較的少ないという問題の解決に積極的に役立ちます。他方、アナログ設計者は、ギャップを埋めるためのツールの開発プロセスにも参加する必要があります。アナログ設計ジェネレーターは、通常、特定の PDK に合わせて調整されるため、異なるテクノロジ間での転送が困難になることがあります。これらのジェネレーターは、速度と信頼性が重要なシリアライザー/デシリアライザー (SerDes) や DDR インターフェイスなどの高性能アプリケーションに不可欠です。一貫したパフォーマンスを維持し、変動に適応するには、自動キャリブレーションが不可欠です。また、必要なパフォーマンスを予測して確保するには、高品質のモデルと、シリコン上で直接機能を検証するためのオンチップ検証も必要です。
より一般的なアナログ設計の場合、理想的なアプローチは、RTL から直接アナログ動作を推測することです。これにより、設計の初期段階で生産性が向上し、その後、電力、パフォーマンス、面積 (PPA) に重点を置いた最適化が行われます。プロセス ノードからの抽象化への移行により、設計が特定のテクノロジに依存することが少なくなり、適応性が向上します。この汎用的なアプローチは、独自の PDK に特に有益であり、設計をより広く適用できるようになり、特定のプロセス依存性の制約が軽減されます。特に興味深いギャップの 1 つは、適応型ルーティングとインピーダンスまたは長さのマッチングのサポートです。これにより、生産性が大幅に向上します。機械学習は、生成 AI が役割を果たすことで設計に有望ですが、大量のトレーニング データが必要であり、多くの課題が依然として古典的な最適化問題のままです。大規模言語モデル (LLM) はすでにこの分野で成功裏にテストされており78、これらと他の種類の機械学習の両方の研究を継続する必要があります。オープンソース ツールは、パフォーマンスに関連するデータの公開を制限することが多い商用 EDA ツールとは異なり、データを無料で共有できるという明確な利点があります。オープンソース ツールで作成されたプロキシ (高品質のオープン ベンチマークなど) を使用すると、初期の設計空間の探索が可能になり、実行可能なオプションを特定して、オープンソース ツールまたは独自のツールで改良することができます。

3.4.4 機会

ロードマップの概要

• 商用グレードの品質を達成するために SRAM ジェネレータに投資することで、短期的にはより優れたシステムオンチップ設計が可能になります。
• 最適化された SRAM ジェネレータは、オープンソース EDA ツールを使用したシステムオンチップ設計を中期的に強化します。
• (半) 自動アナログ/ミックスシグナル/RF ツールへの投資は、短期的には設計プロセスの生産性に大きく貢献します。
• 共通のインターフェイスと機能用にアナログ ジェネレータで生成された認定済みのベース ミックスシグナル ブロックは、採用に短期的な影響を与えます。
• 機械学習技術は、トレーニング データまたはこのトレーニング データのプロキシがさらに利用可能になると、中期から長期的に影響を及ぼします。

短期的な機会

• オープンソース ノード用のベースライン SRAM ジェネレーター
• デジタル設計フローへの SRAM ジェネレーターの統合 (推論)
• 高度な SPICE/Verilog-A および EM シミュレーション モデル、寄生抽出を含むアナログ設計用のオープンソース PDK 品質
• 設計、シミュレーション、レイアウトにおける自動/半自動アナログ/ミックス シグナル/RF ツール(現在の商用ツールは依然として非常に手動です)
• SoC 用のベース ミックス シグナル ブロック (ADC、DAC、PLL、IO パッド)

中期から長期の機会

• ワンタイム プログラマブルで書き込み可能な不揮発性メモリ
• 高度な SRAM ジェネレーター: より小さなノード、および PPA 最適化
• 高性能アナログ ジェネレーター (Serdes など)
• ジェネレーティブ AI および一般的な機械学習ですが、アナログ設計に固有の確実なトレーニング データと新しいモデルが必要です

3.5 デジタル設計

ロードマップのビジョン
成熟ノード (90 nm 以上) で十分に機能するオープンソースのデジタル設計フローを、従来のノード (65-28 nm) での設計を効率的に処理できるものにすることで、デジタル設計への参入障壁を大幅に下げ、生産性を向上させることで、EU の多くの関係者のニーズに対応します。フローのこの部分の改善により、長期的には高度なノードでオープンソース ツールを使用する道が開かれます。

現在使用されている IC 設計の大部分は、2 つの異なるレベル (0 と 1 と呼ばれる) のみを区別するデジタル回路で構成されています。これは主に、使用される 2 レベル信号の簡素化された特性を利用できる設計フローのおかげです。これにより、数百万のコンポーネントを含む設計を比較的簡単に実現できます。ムーアの法則の結果としての統合密度の増加と相まって、デジタル設計は IC 設計に多大な汎用性をもたらし、事実上すべての IC 設計のバックボーンを形成しています。デジタル設計フローは、動作回路記述 (通常はハードウェア記述言語を使用) から始まり、これを事前に設計されたプリミティブ セルのテクノロジ固有のライブラリにマッピングし、予想されるパフォーマンスに関する制約に従ってガイドされる合成ツールを使用して、相互接続されたプリミティブ ブール関数で構成されるネットリストを自動的に作成します。この最初のステップは、フロントエンド設計と呼ばれます。次に、このネットリストは、バックエンド設計フローで物理設計に変換されます。このとき、事前に設計されたインスタンスをチップのフロアプランに配置し、その間の電気接続を配線します。その際、パフォーマンスに関するユーザーの制約と、設計が確実に製造されることを保証する技術固有の制限を守ります。このフローは、あらゆるレベルで専用の EDA ツールによって強化され、パフォーマンスの分析、寄生効果の調査、検証の提供、信頼性と歩留まりの向上が行われ、数十のツールが連携して動作するエコシステムが作成されます。

3.5.1 業界の関連性

デジタル チップ設計は、スマートフォンやコンピューターから IoT デバイスや高度な AI ハードウェアまで、ほぼすべての電子デバイスを駆動するプロセッサ、メモリ、ロジック コンポーネントの作成の基盤となるため、テクノロジー業界にとって非常に重要です。効率的なチップ設計により、デバイスのパフォーマンスが向上し、消費電力が削減され、コストが削減され、消費者市場と産業市場の高い需要に応えます。さらに、デジタル チップ設計の進歩は、通信や自動車などの分野におけるヨーロッパの主要市場のイノベーションを促進し、世界的な競争力と技術の進歩に直接影響を与えます。
デジタル設計用の EDA ツールは通常、専門の EDA 企業によってシートあたり/年単位のバンドル ライセンス スキームを通じて提供され、1 シート ライセンスで設計フロー全体をカバーし、年間 10 万ドル以上のコストがかかり、現代の IC 設計の非経常的なエンジニアリング コストの重要な項目を構成します。このようなコストは、IC 設計にまだ取り組んでいないものの、この分野への参入の可能性を検討している企業にとって特に気が遠くなるようなものです。
さらに、コスト効率の高いオープン ソース EDA ツールが利用可能であれば、中小企業の参入障壁が大幅に軽減されます。
IC 設計フローを確立している企業にとって、EDA ツールの一部をよりコスト効率の高い代替品に置き換えることは確かに魅力的です。特に、すべての設計に最高のパフォーマンスが必要なわけではなく、設計フローを最大限に活用できるほどの高度な機能を備えていないオープン ソースの代替品で簡単に設計できるためです。
近年、安価なコンピューティング リソースが利用できるようになったことで、設計空間のより大規模な探索が計算上は可能になるものの、通常はライセンス コストによって制限され、このような大規模な探索に必要な並列実行の量が制限されるという状況も生まれています。並列処理を計算リソースの限界まで自由に拡張できること (特に最近の ML 支援テクノロジを使用) は、多くの企業が強い関心をもって注目している側面です。
最後に、オープンソースの EDA ツールにより、より多くの人々がこれらのツールの設計方法を知るようになり、ノウハウと関心が高まり、より多くの商用 EDA 企業が設立され、既存の EDA 企業で雇用できる熟練した労働力が生み出される可能性があります。

3.5.2 オープンソース EDA の成功事例

オープンソース EDA ツールは、何十年もの間デジタル設計に使用されており、この分野では定着しています。最もよく知られている EDA ツールの 1 つが OpenROAD です。これは、米国国防高等研究計画局 (DARPA) の資金提供を受け、数年にわたって適切かつ保証された資金が与えられた場合にオープンソースが達成できることの優れた例です。OpenROAD は、その付属ツールチェーンである OpenLane とともに、よくパッケージ化されたツールと構成された設計キットを提供し、チップ設計を容易にします。Yosys は主にヨーロッパで発案および開発された、最も広く使用されているフロントエンド ツールの 1 つであり、高速デジタル シミュレーターである Verilator は、学術界と産業界の両方で定期的に使用されており、通常、初期評価と継続的統合パイプラインの補完ツールとして採用されています。完全にヨーロッパ的な例として、ソルボンヌ大学の LIP6 研究所は、超大規模集積回路 (VLSI) 用の本格的なオープンソース ツールチェーンである Alliance79 をリリースしました。
Alliance79 は広く採用され、世界中の 100 以上の大学で使用されています。ST aCS スーパースカラー プロセッサ80 や IEEE ギガビット HSL ルーター81 などの工業デザインは、このツールチェーンを使用して作成されました。LIP6 で作成されたもう 1 つの重要なオープン シリコン プロジェクトは、TSAR SoC82 です。これは、Linux を実行できる完全に機能する SoC です (レイアウトは商用ツールで作成)。
2003 年、LIP6 の CIAN チームは、ディープ ツール統合と混合設計に重点を置いた RTL から GDSII へのツールチェーンである Coriolis83 の実装を開始しました。前述のように、2021年にGoogleはSkyWater 130 nmテクノロジー84の無料MPWサービスのスポンサーを開始し、現在までに約600の設計が作成されました。これに基づいて、Tiny T apeout85は小型チップの作成の容易さをさらに拡大し、アマチュアや完全な初心者によって何百ものチップが作成されました。
ETHチューリッヒは、主にオープンソースのEDAツールを使用して大規模なチップ設計（35 mm2）を作成し、64ビットRISC-Vコア（CVA6）を中心に構築されたBasilisk86と呼ばれるLinux対応のシステムオンチップ（SoC）を実現しました。これは、オープンソースEDAが、より大規模で商業的に関連性のある設計にも実現可能であることを示しています。前述のように、デジタルC設計フローは多くの専用ツールで構成されており、フローの一部でもコスト効率の高いオープンソースの代替品に置き換えると、業界に大きなコストメリットがもたらされ、それが顕著に見られます。同時に、ほとんどの企業は、コスト構造を競争上の優位性として維持するために、設計フローの詳細を公表しません。そのため、商用環境におけるオープンソース ツールの現在の普及率を評価することが難しくなります。

3.5.3 ギャップと必要な改善

現在、オープンソース EDA ツールは成熟したノードを適切にサポートしています。高度なノードに移行するには、既存のツールの改良と拡張機能のサポートが必要です。
テクノロジ ノードが進歩するにつれて、寄生効果の全体的なパフォーマンス (電力とタイミングの両方) への寄与は増加し続けます。これらの効果をモデル化して軽減するためのさらなる開発が必要です。
「分割統治」は複雑性管理の定番の 1 つです。IC 設計における重要な課題は、異なる階層インスタンス間のインターフェイスと、固定インターフェイスと柔軟なインターフェイスのバランスを見つけることであり、オープンソース EDA での階層設計のサポートを拡張するためのさらなる作業が必要です。階層設計サポートの組み込みに基づいて、増分ビルド サポートにより、ユーザーは時間を節約でき、多くの場合、フロー内のさまざまなステップの出力に対する小さな変更の影響を軽減できます。
IC 設計プロセスの 1 つの特殊性は、製造上の欠陥が避けられないことであり、製造されたすべての IC は、そのような欠陥に対して徹底的にチェック (テスト) される必要があります。このプロセスを合理化するための考慮を含む方法論は、総称してテスト設計 (DfT) 方法論と呼ばれます。オープンソース EDA ツールは、最近になってようやく大規模な設計に利用され始めたため、オープンソース ツールの DfT 側面は他の部分ほど洗練されておらず、工業設計では、さまざまな DfT 方法論に対するより実質的なサポートを提供する必要があります。信頼性を高めるには、フロー内の各ステップの入力と出力の間の論理的等価性を正式に証明するオープンソース ツールが必要です。このためには、正式な等価性チェックのサポートを提供するための追加開発が必要になります。タイミング分析は、基本的にすべてのバックエンド最適化ステップをガイドする繰り返しステップです。時間の経過とともに、解析に使用されるモデリングは拡張され、2D または 3D テーブルでキャプチャされた非線形動作や、変動と精度要件に対処するための数十のコーナーが追加されました。このモデリングは最終的なタイミング解析に必要ですが、中間ステップでは絶対精度とコンピューティング リソース (ディスクと時間) のトレードオフを調査できるため、中間ステップの一部を大幅に高速化できます。
論理合成と物理設計のほとんどのタスクは、ヒューリスティックに大きく依存する NP 完全 87 問題です。物理設計ツールの使いやすさとパフォーマンスを向上させる機械学習テクノロジを調査する取り組みは、すでにいくつか公表されており、これを適用してオープンソース EDA を改善できます。
機能設計が満たさなければならない制約がますます増えているため、最終レイアウトと RTL 記述の間にフィードバック ループが作成されています。かつては比較的独立して設計され、順番に実行されていたツールとアルゴリズムは、緊密に統合すると、より良い結果を達成できる可能性があります。有望なアプローチの 1 つは、各ツールが各詳細レベルで開始/停止できるように、段階的な改良ループを可能にする方法でツールを再設計することです。RTL から GDSII の問題に取り組むこの方法の主な障害は、すべての従来の合成、P&R ツールを進化する詳細レベルで動作させる初期コストです。

3.5.4 機会

ロードマップの概要

• 寄生抽出のサポート強化
• 階層設計の進歩により、より大規模な設計に効率的に取り組むことが可能に
• テスト設計の改善と製造性設計の追加
• フロントエンド ツールとバックエンド ツール間の情報フローを改善し、結果の品質をより迅速に反復的かつ段階的に最適化
• 検証における形式手法の使用増加
• 高度なノードにおける 2 次および 3 次効果 (電力供給、オンチップ変動、クロストーク) を見つけるための分析ツールの開発により、これらを設計フローの一部として最適化
• 設計フローのさまざまな段階で ML 支援による探索の使用を検討

短期的な機会

• 製造された IC の実験的検証を含む寄生抽出フローの改善
• 先進ノードでのオープンソース IC 設計ツールの使用
  • 先進ノードで SoA オープンソース ツールを使用する場合の結果品質のベースラインを確立します。
  • 中期/長期開発の目標とする既存のギャップを特定します
• オープンソース ツールでのスキャン挿入、障害分析、自動テスト パターン生成のサポート
  • 組み込み自己テスト (BIST) ジェネレーター
  • バウンダリ スキャンのサポート
• 階層設計フローをより効率的にサポートすることにより、大規模設計のツール実行時間を短縮します
  • フロントエンド ツールとバックエンド ツール間の情報フローを改善し、先進技術ノードでの電力、パフォーマンス、面積の最適化をより高速かつ正確に実現します。
  • マルチコーナー、マルチ制約のサポートの改善
  • シームレスな増分コンパイル戦略の実現
• 斬新なテスト設計と製造設計のアプローチ
• 既存の EDA ツールの QoR の改善
  • 一般的な算術関数の実装ライブラリのサポート
• 2.5D および 3D 統合のサポート
• ツールの調整と検証のための合成ベンチマークの作成
• FPGA ベースの設計と FPGA から ASIC へのフローのサポートの改善

中期から長期にわたる機会

• デジタル設計フロー全体にわたる形式的な等価性チェック
• オフチップ メモリ (DRAM) 用のメモリ コントローラとそのシミュレーション
• デジタル設計フローの ML 支援手法の検討
  • ML ベースの物理設計とフロアプランニング
  • ML サポートによる設計空間の探索と実装の選択
  • LLM を使用して設計フロー スクリプトの開発をサポート
• 以下をサポートするための設計フローの強化
  • マルチ電源ドメイン、パワー ゲーティング、電力とリークの最適化、電力供給ネットワークの設計と分析
  • シグナル インテグリティ分析
  • 構造化された配置と配線
• 段階的な改良フロー
• エネルギー主導の実装（電力、パフォーマンス、面積を超えた新しい基準）

3.6 異種統合、フォトニクス、および高度なパッケージング

ロードマップ ビジョン
新興のチップレット エコシステム向けのソフトウェアへの資金提供により、チップレット エコシステムが、現在の ASIC 設計エコシステムが現在直面しているのと同じ問題に遭遇する可能性が大幅に低下します。中小企業はイノベーションの原動力であり、中小企業がチップレット市場に参加できるようにすることで、ヨーロッパはこの分野のイノベーション リーダーとしての地位を確立します。
中期的には、純粋な IC 設計を超えた設計フローを確立し、追加の寄生要素や製造可能性 (組み立て) などのパッケージの詳細をカバーする必要があります。中期的には、ダイ間の直接通信が確立されるため、共通インターフェイスとデータ処理の確立が重要になります。

半導体業界は急速に進化しており、異種統合とチップレットベースのアーキテクチャ88がますます重要になっています。これらのテクノロジーは、高性能で柔軟な設計に対する高まる需要を満たすためのより効率的な方法を提供します。オープンで協力的なオープンソースエコシステムの開発は、中小企業がこの技術革命に積極的に参加できるようにする鍵となる可能性があります。
チップレットとASIC設計におけるEDAツールの現状は大きく異なります。ASIC設計ではEDAワークフローが確立されていますが、チップレット統合のための標準化されたフローは、独自仕様でもオープンソースでも存在しません。これまでのところ、チップレット統合の成功は、システムレベルの依存関係に関する必要なノウハウを持つ統合デバイスメーカー（IDM）によって主に達成されてきました。これらのプロセスは多くの場合独自仕様であり、現在までにマルチベンダーのチップレット統合が成功した例はほとんどありません。ASIC開発で見られる障壁を再現しないようにするには、最初からオープンソースアプローチを使用してチップレットエコシステムを開発することが重要です。

3.6.1 業界の関連性

欧州の半導体業界、特に中小企業は、現在、EDA ツールの高コストと大手サプライヤが提供する独自のソリューションの優位性によって制約を受けています。ASIC 設計でよく知られているこの状況は、システムインパッケージ (SiP)、システムオンパッケージ (SoP)、システムオンダイ (SoD) などの異種統合およびパッケージング技術の新興分野にも当てはまります。これらの新しいパラダイムは、より柔軟な設計および製造プロセスを提供することで、イノベーションの新たな道を切り開きます。一方、提供される柔軟性は複雑さの増加という代償を伴います。この複雑さに対処するには、高度な EDA ツールを使用する必要があります。ただし、これらの技術の複雑さと、チップレット統合用の十分にサポートされた EDA ツールが不足しているため、中小企業はこのイノベーションに参加できないことがよくあります。機能的なチップレット システムを設計すると、さらに複雑になり、熱、電力管理、機械的特性 (安定性、反りなど) など、個々のチップ間でより多くの情報を共有する必要があります。異なるチップレット間の相互運用性は、オープンソースのダイ ツー ダイ (D2D) 通信標準 (BoW89、Ucie 1.190 など) によって推進されます。オープン標準は、情報交換のためのこのインターフェイスの標準化に役立ち、UCIe 2.0 などのイニシアチブは正しい方向を示しています。抽象度の高いレベルでは、さまざまな統合アプローチでパラメーター化されたソリューションが必要になりますが、これはオープンソース フレームワーク内で開発および共有する必要があります。これにより、中小企業がこれらの高度なテクノロジにアクセスして貢献できるようになります。オープンなアウトソース半導体アセンブリおよびテスト (OSAT) ファウンドリの概念は有望なアプローチであり、この参加を促進する新しい方法を提供します。この文脈において、オープン OSAT は、中小企業にオープン ADK とアドバイザリ管理を通じて製造可能なアセンブリ ソリューションを提供します。オープンソース エコシステムにより、中小企業はコストとリスクを削減しながらこの新しい分野に参入できるようになります。新しいツールと設計手法は障壁なく実装できるため、柔軟性とさらなるイノベーションの余地が生まれます。

3.6.2 オープンソース EDA の成功事例

この分野は比較的新しいものですが、フォトニック設計の分野では最初のオープンソース EDA 作業が開始され、注目を集めています。たとえば、GDSFactory は、MEMS やフォトニクスを含む複雑なシステム用の Python ベースのツールです。ブリティッシュ コロンビア大学のシリコン電子光子集積回路研究所は、フォトニック デバイスを製造するだけでなく、同様に電子光子設計用の Python パッケージ SiEPIC-Tools も管理しています。

3.6.3 ギャップと必要な改善

半導体業界の将来は、異種統合とチップレット アーキテクチャによって形作られます。欧州の中小企業がこの変革に確実に参加できるようにするには、中小企業の特定のニーズに対応する堅牢なオープン ソース エコシステムを確立する必要があります。最初の焦点は、システム イン パッケージ (SiP) 設計用のツールの開発と、チップとパッケージの設計プロセスの調整に置く必要があります。長期的には、システム オン パッケージ (SoP) テクノロジとフォトニック インターコネクトを組み合わせることで、半導体業界の革新と成長の新たな道が開かれます。現在のオープン ソース EDA ツールの状況には、特に異種統合とパッケージングに関して、いくつかの重要なギャップが残っています。まず、SiP、SoP、およびチップレット関連の設計プロセス用の専門ツールが不足しています。さらに、バウンダリスキャンなどの従来のテスト方法はチップレットの統合には不十分であり、物理的な監視コンセプトとそれぞれのツールの開発が必要になります。システムとパッケージの設計は、マルチダイとマルチベンダーの統合をサポートするように設計されたアセンブリ設計キット (ADK) とより密接に連携する必要があります。これらは、さまざまなアセンブリソリューションの RF 特性にも対処する必要があります。これらのギャップは、オープンソースエコシステム内でのコラボレーションとイノベーションを通じて解決する必要があります。

3.6.4 機会

ロードマップの概要

• 短期的にシステムインパッケージ設計用のオープンソースツールに資金提供することで、チップレットベースの設計はこれを基に構築され、中期から長期的に大きな影響を与えることができます。
• 製造可能なオープンソースフォトニックPDKのリリースに長期的に資金提供することで、オープンソースはこの分野で主導権を握ることができます。
• 製造性ツールとアセンブリ設計キットのためのオープンソース設計により、欧州の主要産業は長期的にチップレット技術に効率的にアクセスできるようになります。

短期的な機会

• オープンソース フォトニクス PDK および EDA: 短期的な目標は、EU パイロット ラインを通じてオープンソース フォトニクス PDK と、対応するオープンソース EDA ツールを開発することです。
• システム イン パッケージ (SiP) 用ツール: また、「標準」ダイの基板ベースの統合用に特別に設計されたツールも必要です。これらは、信号遅延、熱管理、テストに対処する必要があり、ソリューションは境界スキャン テストなどの従来のアプローチによって部分的に実現できます。

中期から長期にわたる機会

• 光ダイ間通信: 中期的な目標は、高いデータ スループットとエネルギー効率を備えた光ダイ間通信プロトコルを開発することです。これには、標準化された通信プロトコルの作成が必要になります。
• オープンソースのアセンブリ設計キット (ADK): もう 1 つの短期的なニーズは、EU の異種統合およびパッケージング パイロット ライン、およびオープン OSAT に合わせたオープンソース ADK の作成です。
• テスト設計 (DFT) ツール: 物理モニターなどのチップレット固有のテスト設計 (DFT) 方法に関連するツールも必要です。
• SiP 用の有限要素法 (FEM) ソルバー: 中期的な機会には、SiP 設計の熱特性と電圧特性をシミュレートする優れた FEM ソルバーの開発が含まれます。
• システム オン ダイ (SoD) 統合: 長期的には、完全なシステム オン ダイ統合のためのツールの重要性が増します。
• 製造設計 (DFM) ツール: チップレット ベースのシステム用の物理モニタリングとオープン アセンブリ設計キットを組み込んだ、DFM 方法をサポートする長期的なツールが必要です。法的に要求される最低限のセキュリティ実装を検討してください。
• 追加のオープンソース PDK: 必須ではありませんが、より多くのオープンソース半導体 PDK を開発することで、独自のチップとオープンソース チップの両方の統合がさらにサポートされ、設計エコシステムが強化されます。

4 作業プログラムに関する推奨事項

この文書では、欧州のチップ設計の目標をサポートするために重要であると特定した 6 つの重点分野の詳細を説明しています。各分野の短期的な機会と、欧州のアクセシビリティと人材への潜在的な影響から、3 つの主要な短期アクションを導き出すことができます。これらは、重点分野の調査結果に基づいています。作業プログラムのこれらのアクションの全体的な目標は、主要な欧州産業、中小企業、およびスキル不足への短期的 (3 年以内) 影響が最も大きい活動を定義することです。

アクション 1: ヨーロッパ向けのオープンソース アナログおよびミックスド シグナル設計

ビジョン: アナログおよびミックスド シグナル設計用のオープンソース EDA ツールをサポートすることで、ヨーロッパは自動車、エネルギー、医療、製造、通信などの主要産業がより柔軟でコスト効率の高い電子ソリューションを開発できるよう支援できます。

主要産業と中小企業への影響: 非常に高い。アナログおよびミックスド シグナル設計は、従来からヨーロッパのチップ設計の強みの 1 つです。ヨーロッパでは、オープンソース PDK でも成熟したノードにアクセスできることで、機会が広がります。

スキル不足への影響: 高い。熟練したアナログ設計者の数は比較的少なく、減少傾向にあります。アナログに関連する成熟したノードでオープンソース チップ設計ツールとアクセス可能なテープアウトを利用できることで、すでに新しい人材がエコシステムに集まっています。

説明:
アナログおよびミックスドシグナル設計は、欧州のチップ開発の野望の大きな基礎となる可能性があります。デジタル設計であっても、オープンソース エコシステムのギャップの多くはアナログの問題に関連していることに注意することが重要です。さらに、すべての最新のデジタル チップは高速インターフェイスなどのアナログ コンポーネントに依存しているため、アナログ設計は野望の大きな部分を占めています。
すぐに取り組むべき 1 つの領域は、既存のオープンソース ツールと商用グレードの要件とのギャップを埋めることです。セクション 3.3.3 で強調されているように、RF 設計における大信号ノイズ シミュレーション用のシューティング ニュートンやハーモニック バランス解析などのツールは、業界が要求する精度と信頼性を実現するために不可欠です。同様に、ユーザー フレンドリで高速な電磁シミュレーションのニーズに対応することで、より幅広いユーザー向けに高度な設計手法の可能性を解き放つことができます。これらの側面に焦点を当てることで、迅速な結果が得られ、商用アプリケーションにとってオープンソース ソリューションがより魅力的なものになります。既存のツールを改良することだけでなく、新しいアプローチやパラダイムを採用することにも重点を置く必要があります。セクション 3.4 では、特に手動プロセスが依然として普及しているアナログ設計における、ジェネレーターと自動レイアウト生成の大きな可能性について説明します。これらの分野に投資することで、熟練したアナログ設計者の不足に直接対処できると同時に、異なるテクノロジー ノード間で設計を効率的に転送できるようになります。セクション 3.4.4 で説明したように、機械学習と AI の統合は、革新のためのもう 1 つの有望な手段となり、よりスマートな設計決定と自動最適化が可能になり、生産性がさらに向上し、労働力の課題に対処できます。アナログ/ミックス信号設計の進歩は単独では実現できないことを認識することが重要です。これらの取り組みは、生産性、ツールの相互運用性、検証などの他の重点分野と密接に結びついています。セクション 3.1 および 3.2 で詳しく説明されているように、ツール間のシームレスなデータ交換、クロスドメイン検証機能、および統合設計フローの開発は、アナログ/ミックスシグナル設計がデジタル設計やその他の新興技術と並んで繁栄するエコシステムを促進するために不可欠です。総合的なアプローチを採用することで、ヨーロッパは中小企業を支援し、半導体業界全体でイノベーションを推進する、堅牢で相互接続されたオープンソース EDA 環境を確立できます。

活動:

• 効率的な RF シミュレーション (シューティング ニュートン解析、ハーモニック バランス解析、過渡ノイズおよび大信号ノイズ シミュレーションなど) を備えた高速アナログおよびミックス信号シミュレーターの開発
• 電磁シミュレーション
• 大規模回路レイアウトからの高速かつ正確な寄生ネットリスト抽出とネットリスト削減に向けたレイアウト ツールの改善
• プログラムによるアプローチや AI 支援による手動レイアウトなど、効率的なカスタム レイアウト生成のサポート
• アナログ、ミックス信号、デジタル設計ツール間のインターフェイスの標準化
• ドキュメント、検証テスト ベンチ、シリコン検証結果など、オープン ソース ライセンス条件に基づく IP 生成
• 設計エントリ ツールおよび回路シミュレーターへの効率的なデータ交換による高速 EM シミュレーション機能の提供
• オープン マテリアルと例 (オープン ソース EDA ツールを使用) を含む教材とコースを作成し、EU の学術界全体で使用できるようにするとともに、個人の自習も可能にする
• ツール コレクションと統合設計環境をサポートおよび維持し、参入障壁を下げ、IP 生成の標準化された環境を実現する

取り組み: このトピックで取り上げる活動は技術的に難しく、専門知識と、多くの場合は関連する経験が必要です。現在のスキル不足の問題は、その影響が大きいにもかかわらず、労働力を制限しています。いずれにしても、50 ～ 130 人年の労力で、ビジョンに向けて大きな影響がもたらされると予測しています。

アクション 2: 生産性、相互運用性、検証による欧州チップの増加

ビジョン: 新しい設計アプローチとツール間のシームレスなデータ交換による生産性の向上により、中小企業を含む幅広い関係者が半導体業界に参加できるようになります。多様な方法論をサポートし、現代のチップ設計の複雑さの増大に対応する堅牢な検証プロセスを構築することで、最終的には欧州の技術主権に貢献します。

主要産業と中小企業への影響: 高。生産性は、チップ設計における将来の欧州の繁栄の重要な要素です。オープンソース EDA ツールは、使いやすさとフローの統合を向上させることで、これに貢献できます。新しい検証アプローチにより、新しい分野への参入が大幅に容易になり、生産性が大幅に向上します。

スキル不足への影響: 非常に高い。生産性の向上は、スキル不足に対処するための好ましい方法です。このトピックへの投資は、スキル不足の悪影響を軽減する一方で、プロセスにおける新しい熟練した労働力の創出にもつながります。

説明:
生産性の向上は、新しい設計方法論と言語を開発して設計入力を迅速化すること、および最新のソフトウェア プラクティスに触発された共同開発を促進することによって実現できます。これには、設計コンポーネントの再利用と生成を効率化するための設計 IP 管理ツールの改善が含まれます。さらに、オープン ソース EDA ツール間の統合と相互運用性の向上が必要です。これは、共通データ インターフェイスの定義、テクノロジ ファイルの標準化された交換形式の開発、およびドメイン固有のツールを構築するためのモジュール式で構成可能なフレームワークの作成によって実現できます。
オープン ソース EDA ツールの使いやすさを向上させることも、新規ユーザーを引き付け、より広範な採用を促進するために重要です。これには、ユーザー フレンドリなインターフェイス、包括的なドキュメント、およびユーザーをガイドするための有益なエラー メッセージの提供が含まれます。信号、コンポーネント、波形をソース コードまでトレースする視覚化ツールに投資すると、新しい設計者の学習曲線を大幅に改善できます。これらの分野に重点を置くことで、オープンソース EDA コミュニティは、プロプライエタリ ツールに代わる魅力的な選択肢を提供でき、より多くの欧州企業がチップ設計に参加し、EU の技術主権の目標に貢献できるようになります。ツール間のシームレスなデータ フローと、包括的な設計フローへのオープンソース EDA ツールの統合は重要です。これにより、コラボレーションが向上し、設計キャプチャから製造可能なレイアウトへのスムーズな移行が可能になります。OpenROAD や OpenLane などのプロジェクトの成功は、オープンソース フローの実行可能性と、オープンソース PDK の使用への参入障壁を下げる能力を実証しています。さらに、安全性が重要な業界での非機能要件の検証ツールなど、ドメイン固有のツールをこれらのフローに統合することで、主要な欧州産業に対するオープンソース EDA の関連性と魅力をさらに高めることができます。シームレスな統合と包括的なフロー開発に重点を置くことで、オープンソース EDA コミュニティは、より幅広い企業や個人がチップ設計に携われるようにし、欧州の半導体エコシステム内でのイノベーションと競争力を促進できます。Python ベースのツールなどの新しい検証アプローチに資金を提供すると、設計者とテスターの生産性が大幅に向上する可能性があります。Python の柔軟性、使いやすさ、スクリプト機能は、刺激生成と自動化に潜在的なメリットをもたらし、検証サイクルの高速化につながります。ただし、Python ベースのフレームワークが既存の EDA ツールやシミュレーション エンジンとシームレスに統合できるようにするために、相互運用性の課題に対処することが重要です。クロスドメイン検証ツールには、特に VHDL と Verilog/Verilog-AMS のサポート、およびアナログ、デジタル、ソフトウェア間のサポートにより、より多くの欧州企業がチップ設計を探求できるようにする大きな可能性があります。これらのツールは、デジタル、アナログ、ハードウェアとソフトウェアの共同設計ドメインにわたる検証を容易にし、さまざまな業界の特定のニーズに対応します。さらに、欧州の産業をサポートするには、機能安全性や電力消費など、非機能要件を検証するオープンソース ツールも重要です。

活動:

• 高速な混合モード シミュレーション (HDL またはゲート レベルとアナログ コンポーネント) を開発する
• 広範囲で十分に文書化された検証テスト ベンチを IP に提供する
• オープン ソースの資料と例 (オープン ソース EDA ツールを使用) を含む教材とコースを作成し、EU の学術界全体で使用できるようにするとともに、個人が自習できるようにする
• 検証ツールと方法を強化し、アナログおよび混合信号の検証環境を作成する
• 波形ビューアを改善し、自動波形分析とバックトレースを可能にする
• アナログ、混合信号、デジタル設計ツール間のインターフェイスを標準化する
• ツール コレクションと統合設計環境をサポートおよび維持して、参入障壁を下げ、IP 生成と IP 管理の標準化された環境を実現する
• 変換のカスタム統合を可能にするモジュール フレームワーク
• オープン データ交換形式の要件とガイドライン
• 既存のオープン ソース EDA ツールの使いやすさを全般的に改善する
  0 業界標準の検証方法論と、新しい検証テクノロジとの統合をサポートする
• さまざまな抽象化レベルでのクロスドメイン検証(HW/SW-Codesign)

取り組み: 生産性は、常に改善が必要な分野です。小規模なプロジェクトでも大きな影響を与える可能性があり、多くの有意義な提案が期待されます。上記の活動については、優先順位に応じて、ビジョンに向けた大幅な改善の範囲を 50 人年から 150 人年と見積もっています。

アクション 3: オープンソースのデジタル チップ設計によるヨーロッパのシステム オン チップ イノベーション

ビジョン: デジタル設計は、ヨーロッパの主要分野全体で将来のシステム オン チップ設計を構築する上で重要です。3 年以内に、デジタル向けのオープンソース EDA ツールの既存の作業は、成熟した高度なノードに対する競争力のある代替手段へと進化し、高度なノードへの明確な軌道を描き、チップレット エコシステムの基礎を築くことができます。

主要産業と中小企業への影響: 高。企業、特に中小企業は、チップ設計を検討してビジネス チャンスと多様な製品を推進できます。

スキル不足への影響: 高。RISC-V を中心としたオープンソースのインターフェイスと、確立された独自のソリューションの複雑さなしでシステム オン チップを設計する機会は、より多くの人材を引き付けるでしょう。チップ設計ツールとコンピューター アーキテクチャに関する基礎教育は、今後も重要性が高まり続けるでしょう。

説明:
現代の集積回路設計は、設計自動化を活用したデジタル設計に大きく依存しており、各ノードの進化に伴う回路密度の増加を効率的に活用できる高い生産性を実現しています。ムーアの法則によって実現される急速な進歩により、産業環境のあらゆるレベルでますます多くの機会が生まれています。
通常は最先端の設計ノードに焦点が当てられますが、これらのハイエンド設計に必要な生産性の向上により、IC 設計の経験が少ない小規模な設計チームを持つ中小企業でも、これまでは手の届かなかった実装に関与できるようになり、新しい市場と関与の機会が生まれます。
ますます複雑化する IC 設計に対応するための生産性向上を実現するのは、最新の EDA ツールです。何十年もの間、IC 設計のソリューションを提供できたのは商用 EDA ツールのみであり、そのライセンス費用が高額なため、経験の少ない新規企業にとって大きな参入障壁となっていました。最近登場したオープン EDA ツール (数十年前のオープン ソースの登場とよく似ています) は、競争の場を平等にしてこれらの参入障壁を下げるための重要なツールです。現時点では、オープン EDA ツールは、成熟したノードにおける最新のデジタル設計フローの基本的なニーズをサポートできます。また、適切なサポートがあれば、高度なノードでも商業的に重要な設計をサポートするために必要な生産性を達成でき、商用製品とのギャップを埋めることができることが示されています。オープン ソース EDA ツールが欧州の IC 設計環境にもたらす主な側面は 2 つあります。1 つは、オープン ソース EDA ツールによって非反復的なエンジニアリング コストが削減され、IC 設計市場でより積極的に活動したい新規企業の参入障壁が下がることです。もう 1 つは、オープン ソース EDA ツールが欧州の学術機関全体で制限なく使用できるため、IC 設計に関する新しいエンジニアのトレーニングをサポートすることです。
オープンソース EDA ツールは、次の 3 つの主要領域で開発が必要です。

• パフォーマンスと使いやすさを向上させるために現在のツールを更新する
• より高度なテクノロジー ノードでの設計をサポートするために不可欠な機能を開発する
• 新しいアプローチを開発し、ML アプローチを統合することによるツールの進化。

活動:

• 寄生抽出
• 成熟ノードおよび先進ノード向けの業界レベルのメモリ ジェネレーター
• オープン ソース EDA ツールおよび大規模設計サイズの結果品質の向上
• 階層設計および増分ビルドのサポートの向上
• 総合的な検証サポート、テスト サポートのための設計を備えた効率的な SoC 統合フレームワークの提供
• 評価およびキャリブレーションのプロキシとしてのオープン合成ベンチマーク セット
• 新しいテクノロジ (極低温、量子、光学、MEMS、AI など) 向けの SoC を作成することで革新的なアプリケーションを実現
• 直接 Die-to-Die 通信および ADK 実装向けのオープン テクノロジ ソリューションの開発
• システム イン パッケージ用のツール
• キャリブレーション用の先進ノードのテープアウトのプロトタイプ作成、中期から長期の優先事項の導出
• 設計フローの重要な部分の形式的等価性チェック、形式的等価性チェックの範囲の改善

取り組み: 先進ノード向けのデジタル設計の改善とチップレット エコシステムの準備は重要です。境界条件が異なるためです。密度とサイズにより、これらのツールへの投資は中期から長期にわたって実行可能になります。60 人年から 130 人年の投資により、オープンソース エコシステムをこれらの高度なノードに拡張する上で大幅な改善が実現し、オープンソース チップレット エコシステムの基盤も構築されます。

5 非技術的な推奨事項

5.1 オープンソース ライセンスの出力

オープンソース EDA エコシステムへの資金提供の成功は、ギャップの埋め方とツールの採用の改善によって測定されます。資金提供された作業全体が、承認されたオープンソース ライセンスでライセンスされることが重要です。すべてのパートナーにわたるオープンソース エコシステムへの大きな貢献を約束する大規模な資金提供プロジェクトがこの約束を果たせないケースが見られます。活用は資金提供された作業の重要な部分ですが、資金提供された技術作業に基づくべきであり、資金提供自体の重要な部分であってはなりません。

推奨事項
資金提供を受けた技術作業項目は、ごくわずかな例外を除き、OSI 承認のライセンスに基づいてライセンスされたオープンソースの結果を提供する必要があります。オープンソースのリリースは綿密に監視し、個々のプロジェクト貢献の重要なパフォーマンス指標にする必要があります。

5.2 資金へのアクセス

現在、オープンソース EDA の作業のかなりの部分は、従来の資金調達の機会にアクセスできない個人によって行われており、この傾向は今後も続くと予想されます。したがって、個人に資金や報奨の機会を提供する必要があります。1 つの可能性としては、オープンソース EDA に関連するプログラミング チャレンジに対して報奨を提供し、個人の貢献者に開放することが考えられます。さらに、欧州の学術機関や研究機関は、資金が不十分な状況に直面することが増えており、参加の妨げとなっています。

推奨事項
オープンソース EDA の資金提供プログラムの影響を高めるには、プロキシなどを通じて、すべての愛好家が資金にアクセスできるようにする必要があります。学術機関は全額の資金を受け取り、中小企業や産業界は、共通の製品を作成するためのオープンソースへの関与を認められて、資金提供率は可能な限り有利である必要があります。

5.3 プロジェクトの持続可能性

オープンソースの持続可能性は、テクノロジー エコシステムにおける継続的な課題です。
現代のソフトウェア開発の基盤を形成する多くのオープンソース プロジェクトは、限られたリソースで運営されており、ボランティアのメンテナーに大きく依存しています。安定したサポートを得ているプロジェクトもありますが、メンテナンスと改善のための一貫した資金を確保するのに苦労しているプロジェクトもあります。これにより、更新が遅れ、メンテナーが疲弊する可能性があります。
一般的に、持続可能性を向上させるための実用的なアプローチは、オープンソース コミュニティの既存の成功を基にした複数の資金源を組み合わせることです。オープンソース ソフトウェアに依存している企業は、プロジェクトの使用状況と要件に基づいて構造化された資金調達プログラムを確立できます。これは、個々の開発者や組織がサブスクリプションまたはより柔軟な支払いモデルを通じて貢献できるようにするコミュニティ主導の資金調達プラットフォームによって補完できます。テクノロジー財団は、メンテナンスに重点を置いた助成金を提供することで、このエコシステムをさらにサポートできます。
オープンソース EDA ツールは、オープンソース ソフトウェアの分野全体よりもさらに、個々のメンテナーに大きく依存しています。メンテナーは、趣味としてオープンソース EDA に取り組んでいる業界の専門家であることが多く、仕事の一部として取り組んでいることはあまりありません。プロジェクトに重点を置き、契約、サポート、またはその他の作業に対して報酬を支払う企業によって維持されているメンテナーはごくわずかです。
Yosys HQ は、成功したコアオープンソースツール Yosys のサポートとアドオンライセンスで収益を得ているため、そのような企業の好例です。
他のプロジェクトは学術機関によって推進されており、第一世代の研究者が卒業するか、他の機関や業界に移った後に、持続可能性の問題に悩まされることがよくあります。
既存の機能のメンテナンスではなく、学術的な成果と新機能の開発に重点を置くことが多い研究助成金以外のプロジェクトのメンテナンス資金が不足していることは、重大な問題です。

推奨事項
資金提供は、新機能の開発だけでなく、プロジェクトが持続的に維持されることを保証することも強く推奨します。これには、たとえば、新しいメンテナーのインフラストラクチャを確立し、オンボーディングを実行するために、単一のメンテナー プロジェクトに資金を提供することが含まれます。この活動の一環として、前述のように、資金提供されたプロジェクトでは、インターフェース、コード、およびプロセスのドキュメント化が要件であり、厳密に監視された成果物であることがさらに推奨されます。

5.4 テープアウトの資金提供

VLSI、マイクロエレクトロニクス、および関連分野を学んでいる学生は、トレーニングの一環として、設計を物理チップとして実現するテープアウトを無料または補助金付きで受けられる必要があります。成熟したノードは安価で確立されているため、このアプリケーションに最適です。これに対する課題の 1 つは、提出から生産までのリードタイムが長いことです。そのため、学生が 1 つのコースの期間内にテープアウトして独自の設計をテストすることは困難ですが、物理製品にアクセスすることには固有の価値があります。大学の継続的なチップ プログラムでは、これをマルチサイクル カリキュラムでさらに活用できます。研究およびイノベーション資金提供プログラムでは、オープン ソース ツールで作成され、オープン ソース PDK でテープアウトされ、特性評価された設計は非常に価値があり、これらすべての詳細を学術文献で公開できるため、学生、大学、およびコミュニティ全体に役立ちます。

推奨事項
オープンソース EDA ツールへの資金の一部として、必要な調整および検証活動を可能にするために、テープアウトに有効な金額の資金が必要です。

5.5 業界トレーニングと学術教育

プロプライエタリ EDA ツールは通常、シートごとに課金されますが、予算が限られているため、使用をめぐって争いが起こり、一部の人が利用できないままになることがよくあります。そのため、学界と業界の両方で、社内トレーニングの一環として、希望する数の学生が使用できるオープンソース ツールの使用を奨励する必要があります。
同等のツール間でインターフェイスがかなり異なることがよくありますが、多くの基本概念は無料のオープンソース ツールで教え、必要に応じてプロプライエタリ ツールに適用できます。

推奨事項
業界トレーニングと学術教育を資金提供プログラムの一部にすることをお勧めします。その効果は、これらのツールに関する教育だけでなく、基礎となる原理と方法のより広範な普及にもつながり、それによって新しい才能を引き付けます。オープンソース EDA ツールを使用すると、そのようなトレーニングへのアクセスと普及の障壁がなくなります。

5.6 学会とコラボレーション

オープンソースの重要な側面の 1 つは、オープン コラボレーションです。技術カンファレンスは、開発者、ユーザー、業界の専門家が直接協力し、課題と解決策を共有できる重要なミーティング ポイントを作成します。これらのイベントでは、参加者がベスト プラクティスを学び、コア開発者に直接フィードバックを提供し、アクティブな開発コミュニティを維持するために必要な個人的なつながりを構築する実践的なワークショップが可能になります。また、ヨーロッパの企業に、成功した実装を紹介し、プロジェクトに新しい才能を引き付けるプラットフォームを提供します。

推奨事項
資金の一部は、業界、学界、愛好家の参加者を引き付けるイベントの開催に充てられることをお勧めします。オープン ソース エコシステムとオープン ソース プロセスをサポートする組織は、資金提供に参加できる必要があります。

ドキュメントの履歴

• このドキュメントの作業は 8 月初旬に開始されました
• 最初のドラフトがリリースされ、9 月 13 日に ORConf 2024 で発表されました
• 10 月 22 日までコミュニティ レビューが行われ、64 件の入力が寄せられました
• 11 月 4 日に最初の公開リリース
• 11 月 19 日に 2 回目の公開リリース