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デバイス物理の非理想性（二乗則からの逸脱）
• 短チャネル効果：速度飽和、DIBL、チャネル長変調（λ↑）により I–V が二乗則から大きく外れる。
• 典型式（参照用）
• 線形域：ID ≈ μnCox(W/L){(VGS−VTH)VDS − VDS²/2}
• 飽和域（一次補正）：ID ≈ (1/2)μnCox(W/L)(Vov)²(1+λVDS)
Vov≡VGS−VTH
• 速度飽和近似：ID ≈ W·Cox·vsat·(Vov)（gmがVovにあまり依存しなくなる）
• しきい値変動・不一致（Pelgrom）
• σ(ΔVTH) ≈ AVT/√(WL), σ(β)/β ≈ Aβ/√(WL)
• 最小Lではミスマッチ悪化。アナログはW・Lを意図的に大きく取る。
• ボディ効果：VTH’ = VTH0 + γ(√(2φ+VSB) − √(2φ))。バルク電位の設計・配線が重要（ディープNウェル、ガードリング等）。 -
小信号パラメータと利得設計
• gm（トランスコンダクタンス）
• 飽和・二乗則近似：gm ≈ 2ID/Vov ＝ √(2μCox(W/L)·ID)
• 実務では gm/ID 法で領域選択（弱反転：高効率、強反転：高速度）。目安：gm/ID ≈ 10–20 [1/V]（低電力）、≈ 5–10 [1/V]（高速）。
• ro（出力抵抗）：ro ≈ 1/(λID)。短チャネルでλ↑→ ro↓ → 利得低下。
• 電圧利得
• CS（電阻ロード）：Av ≈ −gm·(RD ∥ ro)
• 電流源ロード：Av ≈ −gm·(roN ∥ roP)（最小Lだとroが小さくAvは数倍〜十数倍に留まりやすい）
• 帯域
• 単極近似のGBW：GBW ≈ gm/(2πCL)（CS→容量CLへ）
• fT（素子指標）= gm/(2π(Cgs+Cgd)) は回路動作を過大評価しがち。実際は **利得帯域幅積（GBW）**で評価。 -
出力スイングとヘッドルーム（低VDDでの制約）
• CS＋電流源負荷（N負荷例）：
• Vout,high ≤ VDD − VDSsat,P
• Vout,low ≥ VDSsat,N
• 有効スイング ≈ VDD − (VDSsat,P + VDSsat,N)（最小L・高速バイアスほどVDSsat↑→スイング縮小）
• ソースフォロワ：Vout ≈ Vin − VGS（N-Follower）、ヘッドルームはVGSが支配。低VDDだと頭打ちになりやすい。 -
周波数特性・Miller効果・等価回路
• 容量要素：Cgs, Cgd, Cdb/Csb。CgdはMiller増幅で有効入力容量を増大。
• ソースフォロワの高周波近似（参照式）
Vout/Vin ≈ (gm + CGS·s) / (RS·CGS·CGD·s² + (gm·RS·CGD + CGS)·s + gm)
→ 入力源抵抗RSやCgdが極配置を決め、二次系挙動になり得る。
• 利得帯域幅積の実測評価：同一段を負荷に見立てた測定（“回路中心”の指標）。素子fTより現実的。 -
レイアウト・バルク配線・ラッチアップ
• NMOS/PMOSの配置：先端CMOSではディープNウェル＋p領域でのバルク形成など、基板構造が異なる。
• バルクとソースの電位固定：PMOSはnウェル内で ソース＝バルク 短絡が通例（ウェルタイ）。NMOSはP基板側でしっかりタップ。
• ガードリング：ラッチアップ・サブストレートノイズ抑制に必須。
• ストレス/WPE/LOD：STIやウェル近接でVTH・μが変動。アナログ素子は共通センタ・インターリーブ・Dummy配置で緩和。 -
ノイズと線形性
• 熱雑音：Sv,th ≈ 4kTγ/gm（入力換算）。低電力でgmが小さいと増大。
• 1/f雑音：Sv,1/f ≈ K/(Cox²WL·f)。面積増で低減。
• 歪み：短チャネルの非線形gm, roでHD2/HD3が増えやすい。バイアス点と負帰還で抑制。 -
設計ワークフロー（低VDD≒1Vを想定）
- 性能仕様の分解：Av, GBW, CL, スイング, 消費, ノイズ。
- トポロジ選択：最小LではCS単段利得が小さい → 多段化/カスコード/抵抗負荷併用を検討。
- gₘ/ID設計：領域（弱/中/強反転）を決め、IDとW/Lを選定。
- ヘッドルーム確認：VDSsatやVGSからスイングを見積もり、VDDで実現可否を判定。
- GBWと極配置：CLから必要gmを逆算、CgdのMiller影響を含め安定性を確認。
- 面積とミスマッチ：Pelgrom式でW・Lを決め、レイアウト方針（対称・ダミー）を反映。
- コーナ/モンテカルロ：VT, μ, λ, 温度、WPE/LODで利得・スイング・GBW・位相余裕を検証。
- 実回路指標で評価：fTではなくGBW・利得・ノイズ・スイングで最終確認。
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使える近似式まとめ（実装メモ）
• Vov = VGS − VTH
• gm ≈ 2ID/Vov（速度飽和強いと gm ≈ W·Cox·vsat で頭打ち）
• ro ≈ 1/(λID)
• Av,CS ≈ −gm·(RD ∥ ro)
• GBW ≈ gm/(2πCL)
• fT ≈ gm/(2π(Cgs+Cgd))（“素子限界”、回路速度の上限目安に留める）
• Source follower（等価式例）：Vout/Vin ≈ (gm + CGS·s) / (RS·CGS·CGD·s² + (gm·RS·CGD + CGS)·s + gm) -
典型的な落とし穴と対策
• 最小Lで利得不足 → Lを伸ばす/カスコード/ブートストラップ/多段化。
• スイング不足 → バイアス軽減（Vov↓）、電阻負荷化、ソースフォロワ段の挿入位置見直し。
• 帯域不足 → gm↑（電力↑とトレードオフ）、CL低減、Cgdを小さくする配置。
• 発振/位相余裕不足 → 補償容量・負荷配置・Miller極の制御。
• ミスマッチ → 面積増、対称配置、共通センタ、温度勾配回避。
まとめ：ナノメータ設計に関する注意点と解説
- 基礎編（NMOS/PMOS配置と記号）
• NMOSとPMOSの配置
NMOSとPMOSでは構造・配置が異なる。最新CMOSプロセスでは、NMOSのバルク端子がp型領域（ディープnウェル経由）に作られ、PMOSのソース領域と電気的に接続されるケースが多い。
• ラッチアップ防止構造
PMOSはn型pウェルに作られ、ソースとバルクを同電位にする必要あり。
• 回路記号
アナログではソースとドレインを区別、デジタルでは区別しないことが多い。
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- ナノメータでの設計注意点（全ページ集約）
ページ 主題 内容要約
p.32 I–V特性の非理想性 ナノメータトランジスタは不完全性が多く、理想的な二乗則から大きく逸脱。W/L=5μm/40nm NFETでの実測I–V特性は理論値と大きく異なる。
p.76 gₘ最適化と設計条件 W/L, I_D, R_Dを調整してgₘ最適化を行う。例：gₘ=0.45mS、V_DD=1V、I_D=50μAでA_v=22.2kΩが必要。応用により可否判断。帯域幅・消費電力・スイング要件も重要。
p.90 電流源負荷時の低利得 チャネル長最小時、電流源負荷のソース接地増幅は低利得。例：NMOS W/L=5μm/40nm, PMOS W/L=10μm/40nmで最大利得約2.5。出力電圧範囲は約0.7V。
p.(?) f_Tと利得帯域幅積 f_Tは回路速度を過大評価する場合があり、実際は利得帯域幅積が有効な指標。例：W/L=5μm/40nm, R_D=5kΩ, I_D=130μAで利得帯域幅積約34GHz。
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- 設計上の重要ポイント
- デバイス物理の非理想性
• 短チャネル効果やキャリア移動度低下により理論値と実測値が乖離。
• 二乗則モデルの単純適用は危険。 - 回路性能の最適化
• gₘ, R_D, I_Dのバランス調整。
• 高利得だけでなく帯域・電力・スイングの総合設計が必要。 - チャネル長と負荷構成
• 最小チャネル長＋電流源負荷では利得が制限される。
• 出力スイング範囲も制限要因。 - 高周波特性の評価
• f_Tは素子単体指標であり、実回路性能は利得帯域幅積で評価する方が現実的。
- デバイス物理の非理想性
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