はじめに
オープン(ソース)PDKとそれを使った回路設計と言うと，今話題のGoogle-Skywater，Google-GlobalFoundriesや，金沢大学秋田先生のMakeLSIなどが有名ですが，実際にチップ製造をしないのであれば他にも老舗のオープンPDK(の一部)などがあります．筆者の知っている範囲でメジャーな物を示します．
トランジスタモデル
Predictive Technology Model (PTM) [1]
元々は Berkeley Predictive Technology Model (BPTM) [2] が UCB で開発されていて，その筆頭著者の Kevin Cao 先生が Arisona State で改良されたものが PTM のようです．以下のリンクで様々なテクノロジのトランジスタモデルをオープンで提供されていました．(けれど今見ると404になっている！)
[1] Y. Cao, W. Zhao, "Predictive Technology Model for Nano-CMOS Design Exploration," International Conference on Nano-Networks and Workshops, 5-pages, 2006.
[2] Y. Cao, T. Sato, M. Orshansky, D. Sylvester, C. Hu, "New paradigm of predictive MOSFET and interconnect modeling for early circuit simulation", CICC, pp. 201-204, 2000.
CMOS Circuit Design, Layout, and Simulation
PDK に入れていいのか悩みましたが，いくつかのテキストもラボデータとしてトランジスタモデルを提供しています．CMOS Circuit Design, Layout, and Simulation，いわゆる "CMOS本" のサポートページに L=1um と L=50nm のトランジスタモデルが提供されています．
CMOS VLSI DESIGN
CMOS VLSI DESIGN でもラボデータとして TSMC 180nm を想定したトランジスタモデルを提供しています．こちらの本の 4th Edition は日本語訳もされているので読者も多いかもしれません．
チップ設計環境
Arizona State University Predictive PDK (ASAP) [3]
Arisona State と ARM がコラボレーションして提案されている，7nm FinFET を想定した PDK．スタセルのレイアウトだけでなく，Cadence Virtuosoを利用したカスタムレイアウト，Cadence Innovus を利用した自動レイアウト，SiemensEDA Calibre を利用した DRC/LVS/xRC をサポートしているのが特徴．トランジスタモデルは BSIM4 Level 72(BSIM-CMG) でモデル化されています．実物との相関はともかく，マクロレベルまでは回路設計がきちんと行えます．[4]は招待講演のスライドなので見るだけで楽しいですね．
図1：NOR2x2セルのレイアウト．
図1はNOR2の2倍力のセルです．横に走る緑の線がFinFETのFinです．
[3] L.T. Clark, V. Vashishtha, L. Shifren, A. Gujja, S. Sinha, B. Cline, C. Ramamurthya, and G. Yeric, “ASAP7: A 7-nm FinFET Predictive Process Design Kit,” Microelectronics Journal, vol. 53, pp. 105-115, July 2016.
[4] V. Vashishtha, M. Vangala, and L. T. Clark, “ASAP7 Predictive Design Kit Development And Cell Design Technology Co-Optimization,” ICCAD, 2017.
NanGate FreePDK
NanGate という EDA ベンダーが提供していた PDK．Google がやってくる前は FreePDK といえばこちらだったのではないでしょうか．NanGate は NanGate Library Creator というスタセルレイアウトジェネレータを販売していて，そのデモンストレーションの一環でスタンダードセルを提供していたようです．それに，North Carolina State と Oklahoma State がカスタムレイアウトの環境をもうけたり，自動レイアウトの環境をつけたように見えます．回路性能を論理合成レベルで評価する方々に広く使われているようです．ただトランジスタモデルが PTM なので「その結果は実際のプロセスと相関があるのか」と言われる事もあるようです．
プレーナの FreePDK45 (45nm) と，FinFET の FreePDK15 (15nm) があります．元々の提供元は無くなってしまいましたが，Si2 にアクセスすると使えます．
NC State にもいくつか情報があります．FreePDK3D45 なんてものもあるみたいですね．
FreePDK3
NC State のグループが開発した 3nm プロセス向けの仮想 PDK です. GitHubにて公開されています．図2のように，シート状のトランジスタ(Nano-sheet と言うべきか，GAA と言うべきか)と埋め込み電源層(BPR：Buried Power Rails)を採用していることが特徴です．
図2：FreePDK3 の縦構造．画像はSynopsysより．
まだ成熟段階ではなく，HSPICEモデルとカスタムレイアウト環境(Synopsys Custom Compiler)，RC抽出(StarRC)とレイアウト検証(IC Validator)ができる程度で，論理合成や自動配置配線の環境はまだのようです．論文もまだ公開されていないようなので，各種ルールやモデルの妥当性もこれから査読，検証されるのでしょうか．
セルライブラリ
VLSI and ASIC Technology Standard Cell Library Design
"The Art of Standard Cell Library Design."という本のサポートページに，様々なプロセスのセルライブラリ，そのキャラクタライズ用バイナリなどが公開されています．Alliance で利用する事を想定しているようです．トランジスタモデルは PTM を利用しているようです．
OSU035
Oklahoma State が開発していたセルライブラリです．あちこちで使われているようですが，オリジナルのホームページがわからないですね．．．
おわりに
PDK へのアクセスは実際のチップ設計と関係しているため，アクセスのために NDA を結んだり，お金を支払ったりしなければならずアクセスは不便でした．これらのオープン PDK のおかげで大学での研究が存続できた側面があるかと思います．