概要
SilexicaはSLX FPGA Ver.19.4をリリースしました。本バージョンでは VivadoやVitis高位合成ツール(HLS)向けに、C/C++コードの準備と最適化を実現します。SLX FPGA 19.4は、SLX FPGAの並列性検出と自動HLSプラグマ挿入を活用することで、HLSプラグマを使用しない場合と比較して、平均45倍のパフォーマンスの改善を提供します。
デザインのパフォーマンス最大化
HLSを使用するためには、設計プロセスにおいて考慮、克服されるべき独特な課題が存在します。 SLX FPGAは、合成不可能なC / C ++コード、ハードウェア化できないC/C++コード、アプリケーションの並列性の検出、プラグマを挿入する場所など、HLSデザイン・フローにおける課題を解決し、ソフトウェア・エンジニアがC/C++ソースコードの準備と最適化を実現します。SLX FPGAは、以下の機能を提供することにより、ソフトウェア開発者が開発期間を数か月短縮できるようにします。
- C/C++で記述された合成不可能なコードのガイド付き自動リファクタリング
- パフォーマンス最適化のために並列化可能なC / C ++コードの検出
- Vivado HLSコンパイラ向け、最適化されたプラグマの自動挿入
SilexicaのCEO、Maximilian Odendahlのコメント：
「SLX FPGA 19.4は、ソフトウェア開発とFPGAデザインのギャップを橋渡しする重要なステップです。ザイリンクス社のVivado HLSと、Silexicaの先進的なC/C++解析機能を使用することで、SLX FPGAはアプリケーション・コードに対して比類のない洞察を提供し、ザイリンクスユーザがデザインのパフォーマンスを最大化できるようにします。」
富士通九州ネットワークテクノロジーズ株式会社 シニアプロフェッショナル エンジニア山下公彰様のコメント：
「SLX FPGAは、C/C++アプリケーションに対する洞察を提供します。これによりツールが提供する情報に基づいた設計上の意思決定が可能になり、HLSベースの設計期間を大幅に削減できます。」
SLX FPGA 19.4の新機能と強化された機能
任意精度の整数データ型のサポートにより、任意の精度の整数（ “ap_int”および “ap_uint”）を使用するアプリケーションをサポートする並列処理検出および分析ツールが提供されます。 これにより、SLX FPGA 19.4では、処理に変数を使用するループにおける並列部を検出できるため、これらのループ向けのプラグマを生成できます。
改善された合成可能性チェックとガイダンスは、C ++固有のコンストラクトをサポートし、合成不可能なコードが使用されたときにユーザに警告する合成可能性チェッカの拡張版です。 合成できない構造が見つかった場合、SLX FPGA 19.4は、合成可能なコードを書き直すためのガイダンスを提供します。
関数マッピング・エディタによって、プロジェクトの関数とその依存関係が、関数マッピンググラフと各関数のプロパティで一元表示されます。 新しい関数マッピング・エディタによって、設計の反復が高速化できますので、SLX FPGA 19.4を使用するエンジニアは設計生産性を更に向上できます。
プラットフォーム・インタフェースのモデリングにより、最上位のハードウェアにおいて利用可能な、インタフェースと帯域幅の構成を変更できます。
解析時間の改善により、SLX FPGAがユーザのコードを解析するために必要な時間が短縮されました。これにより、HLSのコードを最適化するために必要な開発時間が更に短縮されます。
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