動作確認

Vivado 2015.4 on Windows 8.1 pro(64bit)

http://qiita.com/7of9/items/ec1a0048e69e74adc39a
にて実装したClock Dividerを試そうとした。

http://zynqhowto.blogspot.jp/2014/03/zynq-how-to.html
のLab1.pdfが元資料だが、こちらはZedBoardを使用している。

Zedboardの場合
http://zedboard.org/sites/default/files/documentations/ZedBoard_HW_UG_v2_2.pdf
の2.5 Clock sources に以下のようにあり、Y9を使うことでPS CLKを入力に使える。

An on-board 100 MHz oscillator, IC17, Fox 767-100-136, supplies the PL subsystem clock input on bank 13, pin Y9.

一方で、ZYBOの場合は以下の資料を見たがPS CLKのピンがはっきりしない。
http://www.xilinx.com/support/documentation/university/XUP%20Boards/XUPZYBO/documentation/ZYBO_RM_B_V6.pdf

Block DesignでFCLK_CLK0やM_AXI_*CLKなどを使えばいいのだろうが、Create Block Designで作成していないVHDL実装の場合、I/Oポートタブで割り当てるPS CLK対応のピンが分からない。

関連するかわからないが
http://stackoverflow.com/questions/29309257/xilinx-ise-board-trying-to-make-two-clocks-zybo-fpga

There is one external reference clock (125 MHz) and 4 internal reference clocks from the ARM part. These 4 clocks are not accessable as a real pin but via the ARM-FPGA bridge. If I'm right this component in called PS7.