RFSoC4x2 の ADC/DAC の技術的側面から読み解く -- 宇宙応用に向けた課題と希望

はじめに

本記事は、RFSoC4x2 の ADC/DAC の技術的側面から読み解くことと、それを踏まえて宇宙応用に向けた課題と希望を考えてみることです。本記事のゴールと対象読者です。

ゴール：

• RFSoC4x2 に載っている 超高速 A/D, D/A コンバータ（ADC/DAC）がどんな物理・回路のアイデアで動いているのかを理解する。
• その上で、宇宙機（衛星など）に載せたいときに何が問題になるのかを、用語の丸暗記ではなく「理由付き」で理解する。

対象読者：

• FPGA や RFSoC を触り始めた情報系・電気電子系の人
• 「Time-Interleaved ADC」「FinFET」「放射線」「宇宙用途」などが同時に楽しめる人

1. 用語メモ（最初にざっと定義）

本文中で頻出する用語・記号だけ、先にまとめておきます。

1.1 半導体・トランジスタ関係

• MOSFET：Metal-Oxide-Semiconductor Field Effect Transistor
  → 一般的な CMOS トランジスタ

• FinFET：Fin Field Effect Transistor
  → チャネルが“ヒレ（Fin）”状に立った 3 次元構造の MOSFET。
  ゲート電極がチャネルの上面＋側面を包み込む。

• $ V_{\mathrm{th}} $（しきい値電圧, Threshold Voltage）
  → MOSFET が ほぼ電流ゼロ（OFF）から ON に切り替わる境界電圧。
  → ゲート電圧 $V_{GS}$ が $V_{\mathrm{th}}$ を超えると電流が流れ始める。

• $ g_m $（トランスコンダクタンス, transconductance）
  → MOSFET が、ゲート電圧変化をどれだけ電流変化に変換できるかを表す量。

  g_m = \frac{\partial I_D}{\partial V_{GS}}
  

  → 小さな電圧の変化で大きな電流が変わるほど $g_m$ が大きい。
  アンプやコンパレータの「強さ」「速さ」を決める重要なパラメータ。

• $r_o$（出力抵抗, output resistance）
  → MOSFET が「電流源」としてどれだけ理想に近いかを表す。
  → 定義は

  r_o = \left(\frac{\partial I_D}{\partial V_{DS}}\right)^{-1}
  

  → $r_o$ が大きいほど、「電圧が変わっても電流があまり変わらない＝良い電流源」。

1.2 放射線・宇宙環境関係

• TID（Total Ionizing Dose, 総線量）
  → 半導体が受けた「累積の電離放射線量」。
  ゲート酸化膜などに電荷がたまり、$V_{\mathrm{th}}$ シフトなどを起こす。

• SEU（Single Event Upset）
  → 1 個の高エネルギー粒子が飛び込んだことで、フリップフロップなどのビットがひっくり返る現象。

1.3 電源関係

• LDO（Low DropOut Regulator, 低ドロップアウトレギュレータ）
  → 入力電圧と出力電圧の差が小さくても動作するリニアレギュレータ。
  ノイズが少しいので、ADC/DAC のアナログ電源に多用される。

1.4 ADC/DAC アーキテクチャ関係

• ADC（Analog-to-Digital Converter）
  → アナログ信号（電圧）をデジタル値に変換する回路。

• DAC（Digital-to-Analog Converter）
  → デジタル値をアナログ電圧・電流に変換する回路。

• Time-Interleaved ADC（TI-ADC）
  → 低速 ADC を複数個並べ、サンプリング時刻をずらして動かすことで、合成的に高速サンプリングを実現する ADC。

• Foreground Calibration（FG キャリブレーション）
  → ADC を「一時的に通常動作から外して」、既知の入力を与えた状態で誤差を測り、
  係数を更新するキャリブレーション。

• Background Calibration（BG キャリブレーション）
  → ADC が通常動作している最中に、データを解析しながら少しずつ誤差係数を更新するキャリブレーション。
  利点は「止めなくてよい」こと。

1.5 スプリアス（Spur）と時間ずれ

• Spur（スプリアス）
  → 本来欲しい周波数成分以外に現れる「不要な狭帯域成分」。
  例：1GHz の正弦波入力なのに、1GHz 付近に小さなトーンがポツポツと出る。

• TI-ADC では、サブ ADC 同士の時間ずれ（スキュー, $\Delta t$） があると、
  入力信号の時間微分に比例した誤差が出るため、スプリアスが生じる。

  簡略的には、

  \mathrm{Spur}_{\mathrm{dBc}} \approx 20\log_{10}(2\pi f_{\mathrm{in}}\Delta t)
  

  という近似式で評価できる（後で「なぜこれでよいか」を説明します）。

2. なぜ RFSoC に ADC/DAC を“中に入れた”のか？（歴史と背景）

もともと、

• ADC は単体チップ
• FPGA も単体チップ
• その間を JESD204B/C の高速シリアルリンクでつなぐ

のが標準的な構成でした。

しかし、ADC が進化して 数 GHz サンプリングになると：

• ADC 内部では 100〜数百 Gbps 相当のデータが出ている
• JESD204B/C のリンク本数とレートには限界がある
• SerDes (SERializer/DESerializerの略。コンピュータのバス等に於いてシリアル、パラレルを相互変換する回路) 自体も電力とジッタが重い

→ 「ADC と FPGA の境界」が、システム全体で一番苦しい場所になっていきました。

そこで出てきた発想が、

「いっそ ADC/DAC を FPGA SoC の中に入れてしまえば、境界がなくなって一気に楽になるのでは？」

というものです。これを実現したのが

• 16nm FinFET プロセス
• 高速 ADC/DAC（Time-Interleaved）
• 大量の DSP ブロック
• AXI4-Stream ベースの内部データパス

を組み合わせた RFSoC（Radio-Frequency System-on-Chip） です。

3. FinFET の構造と “アナログ向き/向きでない” の両面

3.1 FinFET の物理構造

平面 MOSFET（Planar MOSFET）のチャネルは「平たい板」でしたが、FinFET では：

• チャネルが縦に立った「ヒレ（Fin）」状
• ゲート電極が上面＋両側面を包み込む

ことで、短チャネル効果（Short Channel Effect）やリーク電流を抑えています。

3.2 FinFET の長所（ADC/DAC から見たメリット）

• 高速スイッチング
  → 小さいチャネル・小さい容量 → サンプル＆ホールド (S/H) やコンパレータが速い

• 高い出力抵抗 $r_o$
  → current-steering DAC の電流源として優秀 （電圧が変わっても電流が一定に近い）

• 高密度デジタル
  → 誤差を デジタル補正 (FG/BG キャリブレーション) でごりごり修正できる

3.3 FinFET の短所（「アナログ精度」という意味ではつらい）

• $V_{\mathrm{th}}$ のばらつきが大きい
  → 同じ設計でも素子ごとに「少しずつ違うトランジスタ」になる

• $g_m$ が温度やバイアスに敏感
  → ゲインや帯域が微妙にずれる

• キャパシタや抵抗素子のマッチングが悪い
  → SAR/Pipeline ADC の分解能に限界が出やすい

→ 「高速・低電力」には最高だが、「16bit の超高精度アナログ」には向いていない、というイメージです。

4. Time-Interleaved ADC の構造と「なぜスプリアスが出るのか」

4.1 基本アイデア：時間をずらしてサンプリングする

Time-Interleaved ADC（TI-ADC）は、

• 個々は 500 MSPS（メガサンプル/秒）程度のサブADC を
• 例えば 8 個並べて
• サンプリング位相を 1/8 周期ずつずらして動かす

ことで、見かけ上 4 GSPS（ギガサンプル/秒） の ADC として動作させる方法です。

例：8 個の場合

• ADC0: t = 0, 8Ts, 16Ts, …
• ADC1: t = Ts, 9Ts, 17Ts, …
• …
• ADC7: t = 7Ts, 15Ts, 23Ts, …

（Ts = 合成 ADC のサンプリング周期 / 8）

4.2 どんな誤差が問題になるか？

サブADC ごとに少しずつ特性が違うと、

• ゲインの違い（ある ADC だけ少し大きく/小さく出力する）
• オフセットの違い（ある ADC だけ常に +1 LSB ずれている）
• 時間スキュー $Δt$ の違い（サンプリング時刻がズレる）

が出ます。

このうち一番厄介なのが 時間スキュー です。なぜかというと、時間スキューは「入力信号の時間微分」に直接効くからです。

4.3 時間スキュー → スプリアスの近似式はなぜこうなるのか？

単純化した状況で考えます：

• 入力信号：

  x(t) = A\sin(2\pi f_{\mathrm{in}} t)
  

• 理想的には、サブADC k がサンプリングする時刻は $t_k$ とします。

• しかし、実際には時間誤差 $\Delta t_k$ を持って

  t_k' = t_k + \Delta t_k
  

  でサンプリングしてしまうとします。

このとき ADC が見る値は、

x(t_k') = x(t_k + \Delta t_k)

$\Delta t_k$ が十分小さいとき、テイラー展開すると：

x(t_k + \Delta t_k) \approx x(t_k) + \frac{dx}{dt}\Big|_{t=t_k} \cdot \Delta t_k

ここで

\frac{dx}{dt}
= 2\pi f_{\mathrm{in}} A \cos(2\pi f_{\mathrm{in}} t)

なので、

x(t_k + \Delta t_k)
\approx A\sin(2\pi f_{\mathrm{in}} t_k) + 2\pi f_{\mathrm{in}} A \cos(2\pi f_{\mathrm{in}} t_k)\cdot \Delta t_k

右辺は「理想値」＋「誤差項」です。

• 誤差項の振幅は

  A_{\mathrm{err}} \sim 2\pi f_{\mathrm{in}} A \Delta t_k
  

  に比例するイメージになります。

これを dBc（dB relative to carrier） で表すと、

\mathrm{Spur}_{\mathrm{dBc}} \approx
20\log_{10}\left(\frac{A_{\mathrm{err}}}{A}\right)
\sim 20\log_{10}\left(2\pi f_{\mathrm{in}} \Delta t\right)

という近似式が得られます。

つまり 時間ずれ $\Delta t$ が小さくても、入力周波数 $f_{\mathrm{in}}$ が高いと誤差が一気に目立つ → GHz 帯だと ps（ピコ秒）レベルのスキューでも致命的なスプリアスになる

ということが、この式から読み取れます。

4.4 ここで「温度」と「時間」が関係してくる理由

時間スキュー $\Delta t$ は、物理的には：

• クロック経路の遅延（トランジスタ、配線）
• サンプル＆ホールドのスイッチのオン抵抗
• バッファの立ち上がり時間

などの RC 時定数・デバイス特性で決まります。

これらは、

• 温度が変わると キャリア移動度や抵抗値が変化
• 放射線で $V_{\mathrm{th}}$ がシフト → トランジスタの駆動力 $g_m$ が変化
• 経年でストレスがたまる

ので、

温度・放射線・時間の経過 → デバイス特性が変わる → 時間スキュー $\Delta t$ が変わる → スプリアスがドリフトする

という因果関係になります。

宇宙では

• 温度が -40〜+40℃ でゆっくり揺れる
• 放射線で $V_{\mathrm{th}}$, $g_m$ がランダムに変化する

ので、TI-ADC の $\Delta t$ が 常に揺れ続けている状態になります。
これは デジタル補正（FG/BG）では追いつけないことが多く、「宇宙用途には厳しい」と言われる理由です。

5. RFSoC の ADC/DAC の中身

B. Farley et al., "A programmable RFSoC in 16nm FinFET technology for wideband communications," 2017 IEEE Asian Solid-State Circuits Conference (A-SSCC), Seoul, Korea (South), 2017, pp. 1-4, doi: 10.1109/ASSCC.2017.8240201.

ここでは、Farley らの RFSoC 論文が示している構造をかみ砕いて整理します。

5.1 RF-ADC の構成

ざっくり言うと：

• 1 個の RF-ADC チャンネル =
  2 GSPS ユニット × 2（Time-Interleaved）= 4 GSPS

• 2 GSPS ユニット =
  500 MSPS サブADC × 4（Time-Interleaved）

• 各 500 MSPS サブADCには

  • Foreground（FG）キャリブレーションループ
  • Background（BG）キャリブレーションループ

がついている。

Foreground Calibration (FG)

• チップ製造後・起動時などに、既知の入力（例えば DC or 既知のトーン）を入れ、
• 「このサブADCはゲインが 1.02 倍だな」「オフセットが +3 LSB だな」
  といったパラメータを一気に推定し、
• その補正値を内部レジスタに書き込む

→ 初期ばらつきや製造誤差を一度に補正

Background Calibration (BG)

• ADC が通常動作している状態で、データストリームを観測し、
• 統計的・スペクトル的な解析を行って「まだ残っているミスマッチ」を少しずつ修正

→ 温度変化などによるゆっくりしたドリフトを追いかける役割

5.2 RF-DAC の構成

• current-steering DAC（電流舵型 DAC）
  → 多数の電流源を ON/OFF して出力電流を作る方式

• 上位ビットは unary DAC structure（ユナリー型）（1, 2, 3, … 個の電流源を足していく）

• 下位ビットは バイナリ で構成
  → マッチングと回路規模のバランスを取るため

• FinFET の高い $r_o$ を利用し、
  高周波でも電流源としての線形性が保てるように設計

• 出力にはオンチップ 50 Ω 終端＋インダクタを使って
  RF 帯域を広げている

→ こちらも「高周波性能はとても良いが、素子のミスマッチやドリフトはデジタル補正や統計的平均化前提」という思想です。

6. 宇宙環境が RFSoC 型 ADC/DAC に対して厳しい理由

ここまでの用語と式を前提に、「宇宙で何が起こるか」を少し丁寧に追ってみます。

6.1 Vth・gm・ro がどう影響するか

• $V_{\mathrm{th}}$ が TID でシフト
  → 同じバイアスでも MOSFET のドレイン電流 (I_D) が変わる

  • ADC のサンプル＆ホールドバッファ → ゲインや帯域が変わる
  • DAC の電流源 → 出力電流の一致性が崩れ、DNL/INL 劣化

• $g_m = \partial I_D/\partial V_{GS}$ が変化
  → コンパレータの切り替え速度が変わる → 時間スキュー $\Delta t$ に直結

• $r_o$ が変化
  → current-steering DAC の線形性が変わる → 高周波スプリアスの増大

つまり、放射線と温度は ADC/DAC の中のすべての「時間・振幅の一致性」パラメータを揺らすことになります。

6.2 LDO が壊れるとどうなるか

LDO は

• 内部に誤差アンプ（Operational Amplifier）
• パス素子（MOSFET）
• 基準電圧源（Bandgap など）

を持つアナログ回路です。

それぞれが TID や SEU で影響を受けると、

• 出力電圧が本来の値からズレる
• 出力リップルやノイズが増える

→ ADC/DAC の参照電圧やバイアス電流が揺れ
→ 絶対精度・線形性が一気に悪化します。

宇宙用途では、LDO 自体も放射線に強い設計・プロセスが必要で、
商用 RFSoC の中に入っている LDO はその前提では作られていません。

6.3 時間スキューと温度・放射線・経年

先ほどの式：

\mathrm{Spur}_{\mathrm{dBc}} \approx 20\log_{10}(2\pi f_{\mathrm{in}}\Delta t)

をもう一度眺めます。

例えば：

• 入力周波数 $f_{\mathrm{in}} = 1\ \mathrm{GHz}$
• 時間スキュー $\Delta t = 1\ \mathrm{ps} = 10^{-12} \mathrm{s}$

とすると、

2\pi f_{\mathrm{in}}\Delta t
= 2\pi \times 10^9 \times 10^{-12}
= 2\pi \times 10^{-3}
\approx 6.3\times10^{-3}

20\log_{10}(6.3\times10^{-3})
\approx 20 \times (-2.2)
\approx -44\ \mathrm{dBc}

つまり わずか 1ps のズレでも -44 dBc 程度のスプリアスになります。

宇宙で温度が ±40℃ 揺れれば、

• 配線・トランジスタの遅延が ps オーダーで変わるのは十分あり得る
• 放射線で $V_{\mathrm{th}}$, $g_m$ が変わればさらに遅延が変わる

→ Spur レベルが常に揺れ動く TI-ADC になってしまい、
地上向け設計の BG キャリブレーションで追いかけるのは非常に難しい、ということになります。

7. 「だから宇宙には使えない」で終わらせたくない話

ここまで読むと、

「RFSoC の ADC/DAC を宇宙に載せるのは絶望的では？」

という気持ちになってしまうかもしれませんが、実はもう少し希望があります。

7.1 ポイントは「RFSoC を持っていくか？」「RFSoC の思想を持っていくか？」

• 商用 16nm FinFET / TI-ADC / デジタル補正前提の RFSoC を
  そのまま宇宙に載せるのは、現状では難しい

一方で、

• SiGe BiCMOS や SOI CMOS といった放射線に強いプロセスを使えば

  • 数 GSPS クラスの pipeline ADC
  • 高速 current-steering DAC
    を実現することは、技術的には十分可能なフェーズに来ています。

• Interleave も

  • 8〜16 way ではなく
  • 2〜4 way くらいに抑えれば

  $\Delta t$ の制御はずっと楽になりますし、
  キャリブレーションも現実的になります。

7.2 宇宙用 高速 ADC/DAC を作るための「設計思想」

• RFSoC のポイントは

  • 「ADC/DAC をデジタルと密結合する」
  • 「アナログの非理想性はデジタル補正で吸収する」
    という アーキテクチャ的な考え方にあります。

• 宇宙用にこれを応用するなら：

  • プロセスを FinFET ではなく SiGe / SOI にする
  • Interleave 数を欲張らない（構造をシンプルに）
  • キャリブレーションは「ゆっくり変わる誤差だけ」をターゲットにする
  • TI に頼らず、RF をヘテロダインして IF 帯だけを高速にサンプルする構成も混ぜる

といった、宇宙仕様の設計に合わせた再構成が必要です。

8. まとめ：RFSoC4x2 を“宇宙への道しるべ”として読む

最後に、本記事の要点を整理します。

1. RFSoC4x2 の ADC/DAC は、FinFET の高速性・高 $r_o$・高密度デジタルを活かし、
   Time-Interleaving とデジタル補正で 4〜5 GSPS / 14bit クラスを実現している。

2. Time-Interleaved ADC は、複数のサブADCのゲイン・オフセット・時間スキューが揃って初めて性能が出る。
   特に時間スキューは、

   \mathrm{Spur}_{\mathrm{dBc}} \approx 20\log_{10}(2\pi f_{\mathrm{in}}\Delta t)
   

   で評価され、
   GHz 帯では ps オーダーのズレでも致命的なスプリアスになる。

3. FinFET は高速性には非常に優れるが、$V_{\mathrm{th}}$・$g_m$ のばらつきや放射線・温度によるドリフトが大きく、宇宙のように 温度・放射線・時間が激しく変動する環境では、TI-ADC/TI-DAC の「揃った状態」を維持するのが非常に難しい。

4. よって、商用 RFSoC をそのまま宇宙に持っていくのは現状では現実的ではない。
   しかし、それは「高速 ADC/DAC の宇宙搭載が不可能」という意味ではなく、プロセス・アーキテクチャ・キャリブレーション方針を宇宙仕様に合わせて再設計すれば、数 GSPS・14bit 級の宇宙用 AD/DA は十分実現可能な設計空間に入っている。

5. RFSoC は、

   • アナログを必要最小限にし
   • できる限り早くデジタルに落とし
   • 非理想性をデジタルで補正する
     という 「Digital-RF」時代の設計思想の具体例として、将来の宇宙用 ASIC にとっても大変参考になる。

Appendix A. RFSoC4x2 における Time-Interleaved の実際と注意点

A.1 マニュアル上の表現：Interleaving Factor

RFSoC の RF-ADC は、公式マニュアルでは “sub-ADC” と “Interleaving Factor” という言葉で説明されています。

• Dual RF-ADC tile：
  1 チャンネルあたり 8 個の sub-ADC → Interleaving Factor = 8
• Quad RF-ADC tile：
  1 チャンネルあたり 4 個の sub-ADC → Interleaving Factor = 4

この “Interleaving Factor” は、マニュアル上では例えば

\text{Counter Value}
= \frac{\text{delay(ms)} \times \text{ADC}_{\text{SampleRate}}(\text{GSPS}) \times 10^6}{\text{Interleaving Factor}}

のように 「RF-ADC 全体のサンプル数」と「sub-ADC のサンプル数」を結びつける係数として出てきます。

RFSoC4x2（ZU48DR, Gen3）は Quad タイル構成なので、典型的には Interleaving Factor = 4 側の記述を読むことになります。

A.2 OCB（Time-Interleaved Offset Calibration Block）と BG キャリブレーション

PG269 では、Time-Interleaved ADC に固有のキャリブレーションとして

• OCB (Time-Interleaved Offset Calibration Block)
  → 各 sub-ADC の DC オフセットを補正するブロック
• Background Calibration
  → 動作中に、ゲイン・位相・時間スキューを少しずつ推定して補正する仕組み

が明示されています。OCB は TI-ADC に特有の、「スライスごとの DC ズレ」だけをピンポイントに潰すブロックと理解しておくと読みやすいです。

特に PG269 では、

• 背景キャリブレーションは「入力信号が一定時間存在する」ことを前提に収束する
• 信号が途切れている間はキャリブレーションが “発散” しうるので、
  アンプ検出器で 信号が無いときは BG をフリーズする推奨が書いてある

といった点が強調されています。

つまり RFSoC4x2 では、「Interleaving Factor = 4 の TI-ADC が前提で、その誤差は FG/BG キャリブレーションで常に追いかける」 という思想のようです。

A.3 実際に設計する際に気をつけること（実務目線）

RFSoC4x2 で TI-ADC を使うときに、マニュアルを読む上で押さえておくポイントを整理すると：

1. Interleaving Factor を意識して「1 サンプル」の意味を確認する

   • しきい値や遅延設定のカウンタは「RF-ADC 全体のサンプル」なのか
     「sub-ADC のサンプル」なのか、式で定義されている。

2. Amplitude Detector と BG Calibration の連携

   • 「信号が一定以下のときは BG を止める」リアルタイム信号が用意されている。
   • これを使わないと、TDD やバースト信号で キャリブレーションが暴走 → 性能劣化 の危険がある。

3. Over-range / Over-voltage の扱い

   • 過大入力時には入力バッファが自動で保護動作に入る（Gen1/2）ため、
     その期間のデータは「ほぼノイズ」と割り切る必要がある。

4. 宇宙用途を意識するなら

   • 温度・放射線で BG キャリブレーションの前提が崩れる可能性がある
   • Amplitude Detector で BG をこまめに制御する設計が必須
   • 最悪「TI を捨てて低速モードで使う」など、アーキテクチャ側の工夫も検討余地あり

Appendix B. RFSoC4x2 の消費電力の目安

B.1 ボードマニュアルが示しているスケール感

RFSoC4x2 ボード（Real Digital / PYNQ チーム）が使っている ZU48DR について、ボードマニュアルには

Zynq UltraScale+ RFSoC can dissipate more than 20 W, so a heatsink and fan are required.

といった記述もあり、これは チップ単体の最大電力ではなく、「ボード上で実際にそれくらい食う」 という実務目線の数字と思われます。

B.2 コア電源レールの上限から逆算する

Telco 向けのアプリケーションノート UG1496 では、同じ XCZU48DR デバイスに対して

• VCCINT + SD-FEC レール（0.85V）の合計電流を 最大 40A に制限する
• これは電源設計上の制約であり、実際の 5G ワークロードはこの範囲内に収まる

と書かれています。

0.85V × 40A = 34W なので、

• コアと FEC だけで最大 30W 台半ばまで行きうる
• ここに DDR、GTY、I/O など他のレールも加わる

ことを考えると、

「フル装備 RFSoC（ZU48DR）は、ケースによっては 30〜40W 級にもなりうる」

というスケール感になります。

B.3 実運用でのざっくり感覚

実際のデザインでは、

• Linux + そこそこ PL + ADC/DAC 数チャネル → 15〜25W 程度
• 5G フルロード、FEC・DDC/DUC 全開 → 20〜30W 超
• かなり軽いベアメタル・少数チャネルのみ → 10W 前後

くらいをイメージしておくと、電源と放熱設計の初期見積りとしては使いやすいのかもしれません。

もちろん、最終的には

• Xilinx Power Estimator (XPE) / Vivado Power Analysis
• 実ボードでの測定

が必須ですが、「20W 級のモンスター SoC である」という感覚が共有できていれば十分かなと思います。

Appendix C. FinFET 開発の歴史メモ

FinFET（Fin Field-Effect Transistor）は、「ゲートがチャネルの側面も包み込む 3D MOSFET」というアイデアですが、そのルーツは意外と古いです。

C.1 多ゲート MOSFET の源流

• 1960–70年代：
  二重ゲート薄膜トランジスタ（Double-Gate TFT） が提案される
  → チャネルを上下からゲートで挟んで短チャネル効果を抑えよう、という発想。([ウィキペディア][7])

• 1980年代：
  Toshihiro Sekigawa らが XMOS トランジスタ（SOI 上のダブルゲート MOSFET）を提案・試作。
  → 「ゲートを増やして短チャネルを抑える」というコンセプトが固まる。([ウィキペディア][7])

C.2 DELTA トランジスタから FinFET へ

• 1989年：
  日立中央研究所の Digh Hisamoto ら が DELTA トランジスタ（Depleted Lean-channel Transistor）を試作。
  → これが後の FinFET の直接の先祖にあたる。

• 1998–2000年：
  Hisamoto, Chenming Hu, Tsu-Jae King Liu ら Berkeley のグループが、
  “FinFET” という名称で非平面・ダブルゲート MOSFET を明示的に提案。
  17nm, 15nm, 10nm 級の FinFET デバイスを相次いでデモ。(

• 2011年：
  Intel が 22nm プロセスで “Tri-Gate” トランジスタとして FinFET を量産導入。
  → これが商用 FinFET 時代のスタート

• 2014–2016年：
  TSMC, Samsung などが 16/14nm ノードで FinFET を採用。
  → 16nm FinFET が RFSoC（ZU48DR）世代のプロセスに直結

まとめると：「短チャネル MOSFET の限界を超えるためにゲートを 3D 化した」という流れの中で、FinFET は 1990–2000 年代の研究を経て、2010 年代に一気に主流プロセスになった　→ RFSoC の 16nm FinFET もこの歴史の延長線上にある

Appendix D. Time-Interleaved ADC アーキテクチャの歴史メモ

Time-Interleaved ADC（TI-ADC）は、単純に言えば

「複数の ADC を時間をずらして並列動作させ、合成的に高速サンプリングを実現する」

というアイデアですが、これも歴史があります。

D.1 コンセプトの源流

• 1960年代：
  Bernard M. Oliver, Claude E. Shannon らの通信理論・サンプリング理論の仕事の中で、
  「複数チャネルで時間を分割してサンプリングする」という考え方自体はすでに登場。

D.2 最初の実用 TI-ADC

• 1980年：
  UC Berkeley の W.C. Black, D.A. Hodges が ISSCC で4-way Interleaved ADC（7 ステージパイプライン ADC を 4 本並列）を発表。
  ENOB ≈ 6.2 ビットで、「複数 ADC を interleave して高速化できる」ことを実証

• 1987年頃：
  HP Labs の Ken Poulton らが、Time-Interleaved ADC を搭載した HP 54111D デジタルオシロスコープ を製品化。

D.3 商用化と「TI 革命」

• 1990年代：
  Tektronix などの高級オシロスコープで Time-Interleaved ADC が本格採用され、
  「数百 MS/s → 数 GS/s クラス」のサンプリングを実現。

• 2000年代初頭：
  SAR/pipeline ADC を大量に並べて interleave するアーキテクチャが確立し、
  Poulton らが “Time-Interleaved Revolution” と呼ぶような時期に入る。

この流れの中で、「ミスマッチ（ゲイン・オフセット・時間スキュー）をデジタルキャリブレーションで補正する TI-ADC」という枠組みが確立し、その延長線上に RFSoC の TI-ADC も位置づけられる。

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