MOSFET電気的特性とモデルパラメータ
1. 緒言：解析対象データと目的
本稿は、0.18 µm CMOSプロセス技術に基づいて製造された
NMOS・PMOSトランジスタのDC特性およびモデルパラメータについて、
提供された測定／シミュレーションデータ（summary_p18.xlsx、nmos_p18.xlsx、pmos_p18_vgs.txt、pmos_p18_vds.txt）を用いて体系的に解析するものである。
これらのデータセットは、実プロセスにおけるデバイス物性を反映しており、
アナログ・デジタル回路設計に不可欠な以下の情報を含む：
- 基礎モデルパラメータ（Cox、Kp、Vth0、γ、θ、λ など）
- 飽和・線形領域の電流特性
- サブスレッショルド領域の挙動
- 基板バイアス（VBS）依存性
- チャネル長（L）変化による性能指標（gm、Ft、ro など）の推移
本稿では、これらのデータをデバイス物理の視点から再整理し、体系的に解説する。
2. 基本モデルパラメータの解析
summary_p18.xlsx に示されるモデルパラメータは、
SPICE 互換モデル（BSIM、Shichman-Hodges 拡張など）の
基礎物性値として用いられる。
2.1 プロセス共通パラメータ（NMOS/PMOS 共通）
| パラメータ | 値 | 意味 |
|---|---|---|
| Cox | 8.42×10⁻³ (F/m²) | 単位面積あたりゲート酸化膜容量（NMOS/PMOS共通） |
| VGS_max | 1.8 V | ゲート電圧の最大許容値（1.8Vプロセス） |
両デバイスで Cox が一致している点は、ゲート酸化膜厚が共通であることを示す。
2.2 デバイス固有パラメータ
| パラメータ | NMOS | PMOS | 技術的意味 |
|---|---|---|---|
| Kp | 2.2×10⁻⁴ | 5.0×10⁻⁵ | gm の強さを決める係数。NMOSの方が約4.4倍大きく電子移動度の高さを反映。 |
| Vth0 | 0.4309 V | 0.44905 V | ゼロバルク条件での閾値電圧 |
| γ（ガンマ） | 0.4784 | 0.62448 | 基板バイアス効果の強さ。PMOSの方が基板効果が大きい。 |
| θ | 1.55266 | 1.08201 | 移動度低下係数（Vgs による mobility degradation） |
| λ·L | 0.083 | 0.086 | チャネル長変調の強度（L に比例） |
重要点：
NMOS の Kp が大きい → 電子移動度が高く、同じ W/L で PMOS よりも gm が大きくなる。
3. 特定バイアス点における性能比較（飽和領域）
summary_p18.xlsx 後半の評価データでは、
L・W が固定された条件での Id、Vov、gm、Ft、ro を比較できる。
3.1 NMOS の例
| L (µm) | W (µm) | ID (µA) | Vov (V) | gm (A/V) | Ft (MHz) | ro (MΩ) |
|---|---|---|---|---|---|---|
| 0.18 | 1 | 10 | 0.110 | 1.8e−4 | 28570.97 | 0.216 |
| 0.36 | 1 | 5 | 0.120 | 8.0e−5 | 6554.61 | 0.865 |
3.2 L の影響の解説
● 遷移周波数 Ft の低下
- L = 0.18 μm → Ft ≈ 28.6 GHz
- L = 0.36 μm → Ft ≈ 6.6 GHz
- → チャネル長が2倍で Ft が1/4 に低下
理由：
L増加 → Cgs/Cgd 増加 → gm/C が低下 → Ft が落ちる。
● 出力抵抗 ro の上昇
- L = 0.18 μm → ro ≈ 0.216 MΩ
- L = 0.36 μm → ro ≈ 0.865 MΩ
- → L増加でチャネル長変調 λ が減少
結果：
高ゲイン化（Av ≈ gm·ro）に有利
4. NMOS/PMOS の VGS 特性（DC特性）
nmos_p18.xlsx、pmos_p18_vgs.txt より、
VGS掃引における基板バイアス VBS の影響を比較する。
4.1 NMOS：基板バイアス効果（Body Effect）
同じ VGS=0.18V, L=0.18 µm で VBS を変化させたデータ：
| VGS | VBS | 値 |
|---|---|---|
| 0.18 | 0 | 2.12e−9 |
| 0.18 | 0.4 | 1.00e−10 |
| 0.18 | 0.8 | 1.10e−11 |
| 0.18 | 1.2 | 4.35e−12 |
結果：VBS↑ → Vth↑ → 電流が急減
4.2 PMOS の基板効果
| VGS | VBS | 値 |
|---|---|---|
| 0.40 | 0 | 1.30e−7 |
| 0.40 | 0.4 | 6.87e−9 |
| 0.40 | 0.8 | 3.51e−10 |
| 0.40 | 1.2 | 2.25e−11 |
NMOS同様、基板バイアスの絶対値増加が Id を大幅に低下させる。
5. PMOS の VDS 特性（出力特性）
pmos_p18_vds.txt から抽出。
5.1 飽和領域への遷移
例：L=0.18 µm の PMOS
- VDS=0.2 V → Id ≈ 3.34e−6
- VDS=1.0 V → Id ≈ 4.99e−6
- VDS=1.8 V → Id ≈ 6.64e−6
線形領域 → 飽和領域 → チャネル長変調による微増
が再現されている。
5.2 チャネル長の違いによる Id の変化
| VDS=0.8 V | L | ID |
|---|---|---|
| 0.8 | 0.18 µm | 4.597e−6 |
| 0.8 | 0.36 µm | 2.60e−6 |
| 0.8 | 0.72 µm | 1.371e−6 |
| 0.8 | 1.08 µm | 9.65e−7 |
Id ∝ 1/L の理論がそのまま観測される。
6. 結論（再現解説）
提供された 0.18 µm CMOS データは、
短チャネル効果、基板バイアス効果、チャネル長変調、ゲート容量、gm・Ft など
MOSFET の全ての主要特性を網羅している。
特に重要な知見：
● 1) L が短いほど高速だが ro が低下
- L=0.18 µm → Ft 高い、ro 低い
- L=0.36 µm → Ft 下がる、ro 上がる
→ 高速と高ゲインのトレードオフ
● 2) 基板バイアス効果は NMOS/PMOS とも顕著
→ Vth が上昇し、電流は指数的に低下する。
● 3) Id–Vds 曲線は飽和後も上昇（Early効果）
→ λ の存在が実測データで確認できる。
● 4) L/W 比の最適化が重要
→ 高性能アナログ設計では L と W の選択が回路性能を支配する。